数字电路的重置方法及信号产生装置的制造方法
【专利说明】
[0001 ]本申请是分案申请，其原案申请的申请号为200710180214.1，申请日为2007年10 月11日，发明名称为"数字电路的重置方法及相关信号产生装置"。
技术领域
[0002] 本发明设及一种数字电路，特别是设及一种数字电路的重置方法与相关重置装 置。
【背景技术】
[0003]触发器(flip-flop)为现今数字系统中一种广泛应用的逻辑电路装置，用来依据 时钟信号的正缘或负缘来储存输入的数据，W达到数字系统整体同步的效果。W延迟式触 发器(Delay-typeFlipFlop,DFF)来说，通常包含有一同步信号及一异步信号两种信号来 控制触发器，同步信号为一时钟信号，而异步信号为一种预置(preset)信号或重置(reset) 信号（亦称清除(clear)信号）。预置状态为在不管其它输入的情况下，将触发器的输出结果 维持在二进制值1;而重置状态则将触发器的输出结果清除为0。
[0004] -般而言，异步信号输出至触发器时，会遇到下列两种问题:一为异步信号的恢复 时序与时钟信号产生冲突问题(violationofasynchronousrecovertime)W及异步信 号的传递延迟(propagationde1ay)问题。为进一步说明，请参阅图1，图1为时钟信号与重 置信号的关系图。在图1中，重置信号RST为输出至触发器的异步信号，当重置信号RST在重 置结束而由低电位跳换至高电位时（图中虚线的部分），若此时触发器正好位于时钟信号 CLK的正缘触发或负缘触发时，会造成触发器产生错误的输出结果。为了避免此种情况发 生，重置信号结束瞬间须与时钟信号的触发时间保持一定的时间差，如此一来，会大幅地增 加电路设计上的困难。而第二种问题为传递延迟(propagationdelay)问题，若要将一重置 信号传送至多个触发器时，由于信号传递上的延迟，会造成各个触发器上接收到该重置信 号的时间不一样，而导致某些触发器会先接收到重置信号进行重置动作，某些触发器则必 须等到下一个频率周期(cycle)才会被重置，进而产生输出错误的情况。已知的解决方法是 利用增加缓冲器(buffer)的方式来平衡传递延迟，然而此法会随着触发器的增加而造成所 需的缓冲器也随的增加，亦造成空间上W及成本上无谓的花费。
【发明内容】
[0005]因此本发明的目的之一在于提供一种数字电路的重置方法及相关信号产生装置， W解决上述问题。
[0006]依据本发明的实施例，披露了一种数字电路的重置方法，该方法包含有:提供一时 钟信号至一数字电路;依据一第一提示信号，维持该时钟信号于一逻辑电平;产生一重置信 号，重置该数字电路；W及依据一第二提示信号，回复该时钟信号至该数字电路。
[0007]依据本发明的实施例，还披露一种信号产生装置，用来产生一时钟信号及一重置 信号至一数字电路，该信号产生装置包含有:一频率控制器，用来产生该时钟信号至该数字 电路；w及一重置信号控制单元，用来产生一提示信号至该频率控制器及产生该重置信号 至该数字电路;其中，该重置信号控制单元于该时钟信号维持一逻辑电平时，产生该重置信 号至该数字电路。
[000引依据本发明的实施例，披露了一种数字电路的重置方法，包含有:提供一时钟信号 至一数字电路;依据一第一提示信号，维持该时钟信号于一逻辑电平;在维持该时钟信号于 一逻辑电平之后的第一预定时间，产生一重置信号，重置该数字电路，该重置信号持续第二 预定时间；W及在产生所述重置信号之后的第Ξ预定时间，依据一第二提示信号，回复该时 钟信号;其中该第一提示信号和该第二提示信号之间的时间间隔可根据一计数器产生一计 数值来决定，并且所述第Ξ预定时间晚于所述第二预定时间。
[0009]依据本发明的实施例，披露了一种信号产生装置，该产生装置包含：一频率控制 器，用来产生一时钟信号至该数字电路；W及一重置信号控制单元，用来产生一第一提示信 号至该频率控制器，使所述频率控制器维持该时钟信号于一逻辑电平，W及该重置信号控 制单元在维持该时钟信号于一逻辑电平之后的第一预定时间产生一重置信号至该数字电 路，W重置该数字电路，该重置信号持续第二预定时间；其中该重置信号控制单元在产生一 重置信号之后的第Ξ预定时间产生一第二提示信号至该频率控制器，W回复该时钟信号， 且该第一提示信号和该第二提示信号之间的时间间隔可根据一计数器产生一计数值来决 定，并且所述第Ξ预定时间晚于所述第二预定时间。
【附图说明】
[0010] 图1为已知时钟信号与重置信号相对关系图。
[0011] 图2为本发明第一实施例的信号产生器应用于一触发器的功能方块示意图。
[0012]图3为图2所示的信号产生器中时钟信号CLK与重置信号RST的相对关系示意图。
[0013]图4为利用图2所示的信号产生器产生重置信号至触发器的流程图。
[0014]图5为本发明第二实施例的信号产生器应用于多个触发器的功能方块示意图。
[0015]图6为本发明第Ξ实施例的信号产生器应用于多个触发器的功能方块示意图。
[0016]图7为图6所示的信号产生器中时钟信号CLK与重置信号RST的相对关系示意图。 [0017]附图符号说明
[001 引
【具体实施方式】
[0019] 请参阅图2,图2为本发明第一实施例的信号产生器200应用于一触发器230的功能 方块示意图。信号产生器200包含有一频率控制器210(例如一锁相回路化L或一延迟式锁相 回路化L)，用来产生一时钟信号化K至触发器230(例如一延迟式触发器(Delay-typeFlip Flop，DFF))，W及重置信号控制单元220用来产生一重置信号(reset)RST至触发器230中。 此外，触发器230包含有一数据输入端D用于输入数据，W及一输出端Q用于输出数据。假设 本实施例中，触发器230为一正缘触发式的触发器，而重置信号RST为一输入至触发器中的 异步信号，且当重置信号RST位于低电位(逻辑0)时，可使得触发器230的输出Q设为0。请注 意，本发明的实施例并不限定异步信号的种类。在本实施例中，信号产生器200是利用重置 信号控制单元220产生一重置信号(reset)RST来重置触发器230,在其它实施例中，亦可利 用一预置信号(preset)控制单元产生一预置信号来预置触发器230,其皆属本发明的涵盖 范围。
[0020] 为进一步说明本发明的实施例，请同时参阅图3,图3为图2所示的信号产生器200 中，时钟信号CLK与重置信号RST的相对关系示意图。在本发明实施例中，当触发器230欲执 行重置动作时，重置信号控制单元220提供一提示信号S1至频率控制器210中，W停止时钟 信号化K(如图3所示的时间T1)，使得时钟信号维持在一逻辑电平(逻辑1或逻辑0)，接着经 过一预定时间后（例如图3所示的时间T2)重置信号控制单元220重置触发器230(亦即将重 置信号RST由高电位跳换至低电位），此时触发器230的输出Q即重置至0;且经由一段时间后 (例如图3所示的时间T3)，重置信号控制单元220结束重置的动作（亦即将重置信号RST由低 电位跳换至高电位