提前时钟有效信号的电路及方法
【专利摘要】本发明提供一种提前时钟有效信号的电路及方法，包括同步单元、循环累加器、Clken分频门限判断单元、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元；同步单元连接源时钟、分频系数、Clken分频门限判断单元和标准分频门限判断单元；循环累加器分别连接源时钟、所述Clken分频门限判断单元以及所述标准分频门限判断单元；所述Clken分频门限判断单元输出提前一排的clken信号；所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器、与门连接ICG gating单元的Enable端，使所述ICG gating单元产生clk_out信号。本发明将clken在低频时钟域有效之前的一排生效，使每个模块都可以运行在最高频率。
【专利说明】
提前时钟有效信号的电路及方法
技术领域
[0001]本发明涉及一种芯片技术，特别涉及一种提前时钟有效信号的电路及方法。【背景技术】
[0002]随着芯片设计中的电路功能越来越多，而每个模块对频率的需求是不一样的，比如模块A最高可以工作在200MHz，模块B最高可以工作在100MHz，在传统的解决方法中，只使用一个时钟，并让所有电路都运行在所有模块中运行频率最低的时钟频率下，这样一来可以简化设计难度。但是当前技术中为了让所有模块都可以工作在自己的最高频率以提高系统整体性能，所以越来越多的芯片中出现大量的工作在相同相位但是不同频率时钟下面的电路模块，但是这样又带来一个新的问题，就是不同频率之间的电路信号交互如何进行，当前技术通常解决方法是通过握手信号方式完成信号交互，比如模块A向B发出信号，先需要A 时钟域中发出一个请求信号，在模块B的时钟采集到A的请求信号后，使用B的时钟域发出收到确认信号到A，然后A时钟域的时钟采集到确认信号后则可以发送下一个信息。这种方式的缺点很明显就是效率太低，不能每一时钟节拍完成一次交互。
[0003]为了解决这个问题，目前一种新的时钟域交互方式被提出，就是使用clken(时钟有效)信号进行不同频率相同相位时钟域之间的信号交互，具体方法是低频时钟产生的时候同时产生一个clken(时钟有效)信号，这个信号送到高频时钟域用于通知高频时钟域在哪个高频时钟沿时低频时钟有效，高频时钟域以此为依据对低频时钟域信号进行采样，BP 完成了数据交互。
[0004]但是当前的Clken数据交互技术也有一个缺点，就是由于时钟产生电路产生clken 的寄存器输出clken信号后，该信号会连接到高频时钟域的很多寄存器输入，由于时钟产生电路常常和其他电路在芯片版图中距离较远，容易造成clken信号因为走线过长造成时序路径过长，从而容易影响尚频时钟域电路的最尚频率。
[0005]如图1所示，是目前最新款高性能ARM CPU对时钟的要求示意图，主要想说明一下 clken信号的时序，图中的CLK是高频时钟，ACLKM是低频时钟，ACLKE匪是时钟有效信号，可以看到ARM CPU要求ACLKE匪需要比ACLKM提前一个CLK周期有效。
【发明内容】
[0006]本发明要解决的技术问题，在于提供一种提前时钟有效信号的电路及方法，将 clken在低频时钟域有效之前的一排生效，然后在传输路径中增加一级寄存器采样之后再送到目标高频时钟域电路，以此用于打断时序路径，使其不会影响到高频时钟域的最高运行频率。
[0007]本发明电路是这样实现的:一种提前时钟有效信号的电路，包括同步单元、循环累加器、Clken分频门限判断单元、标准分频门限判断单元、或门、反相器、与门以及ICG gating 单元；
[0008]所述同步单元连接源时钟、分频系数、所述Clken分频门限判断单元和所述标准分频门限判断单元；
[0009]所述循环累加器分别连接源时钟、所述Clken分频门限判断单元以及所述标准分频门限判断单元；
[0010]所述Clken分频门限判断单元输出提前一排的clken信号；[〇〇11]所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器连接所述与门，所述与门再连接所述述标准分频门限判断单元和所述ICG gating单元的Enable 端，使所述ICG gating单元产生clk_out信号；[0〇12] 所述ICG gating单元还连接源时钟。
[0013]进一步的，所述Clken分频门限判断单元进一步包括依次连接的分频系数减一单元、比较器单元以及电平输出单元;且分频系数减一单元还连接所述同步单元，所述比较器单元还连接所述循环累加器的输出。
[0014]进一步的，所述标准分频门限判断单元进一步包括分频系数减一单元、第一比较器单元、第二比较器单元、低电平零单元以及电平输出单元；
[0015]所述循环累加器的输出分别连接所述第一比较器单元和第二比较器单元；
[0016]所述分频系数减一单元分别连接所述同步单元和所述第一比较器单元；
[0017]所述第二比较器单元分别连接所述低电平零单元和所述电平输出单元。
[0018]本发明方法是这样实现的:一种提前时钟有效信号的方法，需提供本发明所述的电路，所述方法包括:
[0019](1)所述同步单元使用源时钟对分频系数进行两级同步处理并送往所述标准分频门限判断单元；
[0020]所述循环累加器使用源时钟进行计数累加，累加值从零开始累加，并将累加值送往所述标准分频门限判断单元和所述Clken分频门限判断单元；[〇〇21](2)所述标准分频门限判断单元接收累加值及同步后的分频系数后，控制所述循环累加器进行回零操作，并负责输出输出clken和控制时钟的enable源信号；
[0022]所述Clken分频门限判断单元接收累加器的累加值，产生并输出clken信号；
[0023](3)所述或门将电源域开关状态和时钟开关控制两个信号进行逻辑处理后经反相器送往与门；
[0024](4)所述与门将控制信号和门限判断单元输出后信号进行逻辑与处理后送往所述 ICG gating单元的Enable端；[0〇25](5)所述ICG gating单元根据Enable端的控制信号和CK端的源时钟产生一个clk_out信号;产生的时序为:当CK端的上升沿采样到Enable为高时，会将CK信号的时钟紧接着的一个高电平送到clk_out输出端。
[0026]进一步的，所述步骤(2)中，所述标准分频门限判断单元对接收的累加值和分频系数进行判断，当累加值等于分频系数减一的值时，控制所述循环累加器进行累加回零操作； 并在累加值为〇时将所述循环累加器的输出信号置为1，输出时钟的初始状态为零；
[0027]所述Clken分频门限判断单元接收累加器的累加值，在累加值为分频系数减一的值时将输出信号置为1，输出时钟的初始状态为零，然后产生的信号就是clken信号。
[0028]进一步的，所述步骤(4)中，所述电源域开关状态和时钟开关控制两个信号都是高电平有效，分别代表关闭电源域电源和关闭时钟控制，使用或门实现了任何一个控制为高电平有效时，输出结果就为高，如果两个控制信号都为无效的低电平，则或门输出为低，然后经过所述反相器，让电平反向。
[0029]进一步的，所述Clken分频门限判断单元进一步包括依次连接的分频系数减一单元、比较器单元以及电平输出单元;且分频系数减一单元还连接所述同步单元，所述比较器单元还连接所述循环累加器的输出。
[0030]进一步的，所述标准分频门限判断单元进一步包括分频系数减一单元、第一比较器单元、第二比较器单元、低电平零单元以及电平输出单元；
[0031]所述循环累加器的输出分别连接所述第一比较器单元和第二比较器单元；
[0032]所述分频系数减一单元分别连接所述同步单元和所述第一比较器单元；
[0033]所述第二比较器单元分别连接所述低电平零单元和所述电平输出单元。[〇〇34]本发明具有如下优点:
[0035]1.本发明将clken在低频时钟域有效之前的一排生效，然后在传输路径中增加一级寄存器采样之后再送到目标高频时钟域电路，以此用于打断时序路径，使其不会影响到尚频时钟域的最尚运彳丁频率；[〇〇36]2.本发明使用clken的信号交互，交互效率更高；
[0037]3、本发明中每个模块都可以运行在最高频率。【附图说明】
[0038]下面参照附图结合实施例对本发明作进一步的说明。
[0039]图1为现有技术中一种高性能ARM CPU对时钟的要求示意图。
[0040]图2为本发明提前时钟有效信号电路的原理结构框图。[〇〇41]图3为本发明提前时钟有效信号电路中的Clken分频门限判断单元的原理结构框图。[〇〇42]图4为本发明提前时钟有效信号电路中的标准分频门限判断单元的原理结构框图。[〇〇43]图5为本发明的效果说明图。【具体实施方式】
[0044]请参阅图2所示，为一本发明提前时钟有效信号的的电路的较佳实施例，其包括包括同步单元100、循环累加器200、Clken分频门限判断单元300、标准分频门限判断单元400、 或门500、反相器600、与门700以及ICG gating单元800;
[0045]所述同步单元100连接源时钟、分频系数、所述Clken分频门限判断单元300和所述标准分频门限判断单元400;[〇〇46]所述循环累加器200分别连接源时钟、所述Clken分频门限判断单元300以及所述标准分频门限判断单元400;[0〇47]所述Clken分频门限判断单元300输出提前一排的clken信号；[〇〇48]所述或门500分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器 600连接所述与门700，所述与门700再连接所述述标准分频门限判断单元400和所述ICG gating单元800的Enable端，使所述ICG gating单元800产生clk_out信号；
[0049] 所述ICG gating单元800还连接源时钟。
[0050]其中，[0〇51] 所述源时钟是分频前的时钟，连接到累加器和ICG gating单元和同步单元；[〇〇52]所述同步单元100负责使用源时钟对分频系数进行两级同步处理到当前的源时钟的时钟域;分频系数为分频的比值，比如系数为2则表示1/2倍分频，系数为3表示1/3倍分频，系数最小值为2;[〇〇53]所述循环累加器200负责使用源时钟进行计数累加，累加值从零开始累加，并将累加值送往所述标准分频门限判断单元400,并受标准分频门限判断单元400的控制进行累加回零操作；累加回零是指将累加值清零并重新从零开始累加；[〇〇54]所述标准分频门限判断单元400负责接收循环累加器200的累加值后控制循环累加器200回零并负责输出输出clken和控制时钟的enable源信号，当累加值等于分频系数减一的值后控制循环累加器200进行累加回零操作;并在累加值为0时将输出信号置为1，输出时钟的初始状态为零，输出信号会送到与门和其他控制信号进行逻辑与操作后再被送往 ICG gating单元800的Enable端；；[〇〇55]所述Clken分频门限判断单元300负责接收所述循环累加器200的累加值，并输出 clken信号.即在累加值为分频系数减一的值时将输出信号置为1，输出时钟的初始状态为零，然后产生的信号就是clken信号；[〇〇56]所述或门500负责将电源域开关状态和时钟开关控制两个信号进行逻辑或处理后送往与门700;其中，电源域开关状态和时钟开关控制两个信号都是高电平有效，分别代表关闭电源域电源和关闭时钟控制，使用或门500实现了任何一个控制为高电平有效时，输出结果就为高，如果两个控制信号都为无效的低电平，或门500输出为低.然后经过一个反相器600,让电平反向；[〇〇57]所述与门700负责将控制信号和门限判断单元输出后信号进行逻辑与处理后送往所述ICG gating单元800的Enable端；其中，[0〇58] 所述ICG gating单元800负责根据Enable端的控制信号和CK端的源时钟产生一个 clk_out信号;产生时序为:当CK的上升沿采样到Enable为高时，会将CK信号的时钟紧接着的一个高电平送到clk_out输出端。
[0059]如图3所示，所述Clken分频门限判断单元300进一步包括依次连接的分频系数减一单元301、比较器单元302以及电平输出单元303;且分频系数减一单元301还连接所述同步单元100,所述比较器单元302还连接所述循环累加器200的输出。
[0060]其中，所述分频系数减一单元301用于对同步后的分频系数值减一之后输出到比较器单元302;[〇〇61]所述比较器单元302用于负责将减一之后的分频系数和循环累加器200输出值(即累加值)进行比较后输出比较结果，到循环累加单元200用于clken的产生；当分频系数和循环累加器200的输出值相等时将相等的比较结果送往循环累加器200进行累加回零操作； [〇〇62]所述电平输出单元303用于在循环累加器200输出值和低电平零进行比较结果为相等时，输出让门控时钟打开的高电平，否则输出让门控时钟关闭的低电平。[〇〇63]如图4所示，所述标准分频门限判断单元400进一步包括分频系数减一单元401、第一比较器单元402、第二比较器单元403、低电平零单元404以及电平输出单元405;所述循环累加器200的输出分别连接所述第一比较器单元402和第二比较器单元403;所述分频系数减一单元401分别连接所述同步单元100和所述第一比较器单元402;所述第二比较器单元 403分别连接所述低电平零单元404和所述电平输出单元405。
[0064]其中，所述分频系数减一单元401用于对同步后的分频系数值减一之后输出到第一比较器单元402;[〇〇65]所述第一比较器单元402用于将减一之后的分频系数和循环累加器200输出值进行比较后，输出比较结果到循环累加器200用于clken的产生；当分频系数和循环累加器200 输出值相等时将相等的比较结果送往循环累加器200进行累加回零操作；[〇〇66]所述第二比较器单元403用于将循环累加器300输出值和低电平零进行比较，并将比较结果送往电平输出单元404;[〇〇67]所述电平输出单元404用于在循环累加器300输出值和低电平零进行比较结果为相等时，输出让门控时钟打开的高电平，否则输出让门控时钟关闭的低电平。
[0068]基于上述本发明所述的提前时钟有效信号的电路，本发明提前时钟有效信号的方法包括:
[0069](1)所述同步单元使用源时钟对分频系数进行两级同步处理并送往所述标准分频门限判断单元；
[0070]所述循环累加器使用源时钟进行计数累加，累加值从零开始累加，并将累加值送往所述标准分频门限判断单元和所述Clken分频门限判断单元。
[0071](2)所述标准分频门限判断单元接收累加值及同步后的分频系数后，控制所述循环累加器进行回零操作，并负责输出输出clken和控制时钟的enable源信号;其控制的具体过程是:所述标准分频门限判断单元400对接收的累加值和分频系数进行判断，当累加值等于分频系数减一的值时，控制所述循环累加器300进行累加回零操作;并在累加值为0时将所述循环累加器300的输出信号置为1，且输出时钟的初始状态为零。
[0072]所述Clken分频门限判断单元接收累加器的累加值，产生并输出clken信号；具体是:所述Clken分频门限判断单元接收累加器的累加值，在累加值为分频系数减一的值时将输出信号置为1，输出时钟的初始状态为零，然后产生的信号就是clken信号。
[0073](3)所述或门将电源域开关状态和时钟开关控制两个信号进行逻辑处理后经反相器送往与门。
[0074](4)所述与门将控制信号和门限判断单元输出后信号进行逻辑与处理后送往所述 ICG gating单元的Enable端；其中，所述电源域开关状态和时钟开关控制两个信号都是高电平有效，分别代表关闭电源域电源和关闭时钟控制，使用或门实现了任何一个控制为高电平有效时，输出结果就为高，如果两个控制信号都为无效的低电平，则或门输出为低，然后经过所述反相器，让电平反向。[0〇75](5)所述ICG gating单元根据Enable端的控制信号和CK端的源时钟产生一个clk_out信号;产生的时序为:当CK端的上升沿采样到Enable为高时，会将CK信号的时钟紧接着的一个高电平送到clk_out输出端。
[0076]再如图5所示，从图中可以看出:源时钟CK经过本发明的电路后，会产生两个输出时钟有效信号clken和clk_out，时钟有效信号clken可以用于给高频时钟CK时钟域用于时钟域交互，clk_out用于给低频时钟域clk_out时钟域作为工作时钟，其中clken会比clk_out提前一个CK周期有效，以此用于打断时序路径，使其不会影响到高频时钟域的最高运行频率。[〇〇77]虽然以上描述了本发明的【具体实施方式】，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。
【主权项】
1.一种提前时钟有效信号的电路，其特征在于:包括同步单元、循环累加器、Clken分频 门限判断单元、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元；所述同步单元连接源时钟、分频系数、所述Clken分频门限判断单元和所述标准分频门 限判断单元；所述循环累加器分别连接源时钟、所述Clken分频门限判断单元以及所述标准分频门 限判断单元；所述Cl ken分频门限判断单元输出提前一排的c 1 ken信号；所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器连接所述 与门，所述与门再连接所述述标准分频门限判断单元和所述ICG gating单元的Enable端， 使所述ICG gating单元产生clk_out信号；所述ICG gating单元还连接源时钟。2.根据权利要求1所述的提前时钟有效信号的电路，其特征在于:所述Clken分频门限 判断单元进一步包括依次连接的分频系数减一单元、比较器单元以及电平输出单元;且分 频系数减一单元还连接所述同步单元，所述比较器单元还连接所述循环累加器的输出。3.根据权利要求1所述的提前时钟有效信号的电路，其特征在于:所述标准分频门限判 断单元进一步包括分频系数减一单元、第一比较器单元、第二比较器单元、低电平零单元以 及电平输出单元；所述循环累加器的输出分别连接所述第一比较器单元和第二比较器单元；所述分频系数减一单元分别连接所述同步单元和所述第一比较器单元；所述第二比较器单元分别连接所述低电平零单元和所述电平输出单元。4.一种提前时钟有效信号的方法，其特征在于:提供如权利要求1所述的电路，所述方 法包括:(1)所述同步单元使用源时钟对分频系数进行两级同步处理并送往所述标准分频门限 判断单元；所述循环累加器使用源时钟进行计数累加，累加值从零开始累加，并将累加值送往所 述标准分频门限判断单元和所述Clken分频门限判断单元；(2)所述标准分频门限判断单元接收累加值及同步后的分频系数后，控制所述循环累 加器进行回零操作，并负责输出输出clken和控制时钟的enable源信号；所述Clken分频门限判断单元接收累加器的累加值，产生并输出clken信号；(3)所述或门将电源域开关状态和时钟开关控制两个信号进行逻辑处理后经反相器送 往与门；(4)所述与门将控制信号和门限判断单元输出后信号进行逻辑与处理后送往所述ICG gating 单元的Enable 端；(5)所述ICG gating单元根据Enable端的控制信号和CK端的源时钟产生一个clk_out 信号;产生的时序为:当CK端的上升沿采样到Enable为高时，会将CK信号的时钟紧接着的一 个高电平送到clk_out输出端。5.根据权利要求4所述的提前时钟有效信号的方法，其特征在于:所述步骤(2)中，所述标准分频门限判断单元对接收的累加值和分频系数进行判断，当 累加值等于分频系数减一的值时，控制所述循环累加器进行累加回零操作;并在累加值为〇时将所述循环累加器的输出信号置为1，输出时钟的初始状态为零；所述Clken分频门限判断单元接收累加器的累加值，在累加值为分频系数减一的值时 将输出信号置为1，输出时钟的初始状态为零，然后产生的信号就是clken信号。6.根据权利要求4所述的提前时钟有效信号的方法，其特征在于:所述步骤(4)中，所述电源域开关状态和时钟开关控制两个信号都是高电平有效，分别 代表关闭电源域电源和关闭时钟控制，使用或门实现了任何一个控制为高电平有效时，输 出结果就为高，如果两个控制信号都为无效的低电平，则或门输出为低，然后经过所述反相 器，让电平反向。7.根据权利要求4所述的提前时钟有效信号的方法，其特征在于:所述Clken分频门限 判断单元进一步包括依次连接的分频系数减一单元、比较器单元以及电平输出单元;且分 频系数减一单元还连接所述同步单元，所述比较器单元还连接所述循环累加器的输出。8.根据权利要求4所述的提前时钟有效信号的方法，其特征在于:所述标准分频门限判 断单元进一步包括分频系数减一单元、第一比较器单元、第二比较器单元、低电平零单元以 及电平输出单元；所述循环累加器的输出分别连接所述第一比较器单元和第二比较器单元；所述分频系数减一单元分别连接所述同步单元和所述第一比较器单元；所述第二比较器单元分别连接所述低电平零单元和所述电平输出单元。
【文档编号】H03K5/131GK105958982SQ201610264233
【公开日】2016年9月21日
【申请日】2016年4月26日
【发明人】廖裕民, 卢捷
【申请人】福州瑞芯微电子股份有限公司