从前向时钟信号产生本地时钟信号的电路及显示器的制造方法
【专利说明】从前向时钟信号产生本地时钟信号的电路及显示器
[0001]本申请要求于2014年I月31日提交的第61/934，641号和于2015年I月9日提交的第14/593，977号US临时申请的优先权和权益，所述临时申请的全部内容通过引用合并于此。
技术领域
[0002]根据本发明的一个或更多个方面涉及用于在电路之间传输数字数据的系统，更具体地讲，涉及用于在这种系统中从前向时钟产生本地时钟的电路。
【背景技术】
[0003]对于从低频前向时钟形成高频本地时钟，例如，当在接收的数据和前向时钟的相位之间存在显著的无关抖动时，锁相环路(PLL)可比倍增延迟线环路(MDLL)提供更好的抖动滤波。然而，与PLL相比，MDLL可使用前向时钟提供对于数据传输系统更好的抖动跟踪。在现有技术的MDLL中，与延迟线环路(DLL)类似，前向时钟的上升沿被直接馈送到延迟线中。这具有如下优点:由于DLL在抖动中是全通的，因此MDLL可跟踪所有相关抖动。然而，现有技术的MDLL具有的缺点在于:前端选择复用器可具有与跟随前端选择复用器的延迟链中的延迟元件不同的传播延迟，导致前端选择复用器的输出和后续延迟元件的输出的不均一的输出相位。此不均一的延迟可对使用前端选择复用器和后续延迟元件的输出信号的相位插值器的输出相位造成差错。此外，在现有技术的MDLL中，仅上升沿被馈送到延迟线中，这引起M周期累积抖动。
[0004]因此，存在对提供均一的输出相位并减小累积抖动的倍增延迟线环路设计的需求。
【发明内容】
[0005]本发明的实施例的各方面在于提供一种形成为倍增延迟锁定环路(MDLL)和锁相环路(PLL)的混合体的用于产生时钟信号的电路。反相延迟复用器的链连接成能够作为环形振荡器工作的环形构造，环形中的第一延迟复用器被配置为当在前向时钟输入端接收到边沿(上升沿或者下降沿)时用馈入时钟信号代替由环形振荡器产生的反馈时钟。使用前向时钟的两个时钟边沿来校正本地时钟的相位，可将累积抖动减小一半。第一延迟复用器还可被配置为在反馈时钟的相位和馈入时钟的相位之间进行插值。插值可基于晶体管沟道宽度和控制信号的值，产生介于MDLL的行为和PLL的行为之间的行为。
[0006]根据本发明的实施例，提供了一种从前向时钟信号产生本地时钟信号的电路，所述电路包括:多个延迟复用器，连接成环形以产生本地时钟信号；传播延迟控制电路，调整所述多个延迟复用器中的每个延迟复用器的传播延迟。
[0007]在实施例中，所述多个延迟复用器中的第一延迟复用器包括反馈时钟输入端、馈入时钟输入端和使能输入端，第一延迟复用器根据在使能输入端接收到的值输出:在所述反馈时钟输入端从所述多个延迟复用器的最后一个延迟复用器接收到的反馈时钟信号的反相信号，或者在所述馈入时钟输入端接收到的具有以基本固定的延迟跟随前向时钟信号的边沿的触发沿的馈入时钟信号的反相信号。
[0008]在一个实施例中，所述多个延迟复用器中的除了第一延迟复用器之外的剩余延迟复用器中的每个延迟复用器包括反馈时钟输入端并且被配置为输出在反馈时钟输入端从所述剩余延迟复用器中的前一延迟复用器接收到的信号的反相信号。
[0009]在一个实施例中，所述电路包括:脉冲发生器，脉冲发生器包括第一脉冲发生器输出端和第二脉冲发生器输出端，脉冲发生器在所述前向时钟信号的每个上升沿之后在第一脉冲发生器输出端产生具有以基本固定的延迟跟随前向时钟信号的上升沿的所述触发沿的所述馈入时钟信号。
[0010]在一个实施例中，所述脉冲发生器在所述前向时钟信号的每个上升沿之后在所述第一脉冲发生器输出端产生具有以基本固定的延迟跟随所述前向时钟信号的上升沿的上升沿的馈入时钟信号。
[0011 ] 在一个实施例中，所述脉冲发生器在所述前向时钟信号的每个下降沿之后在所述第一脉冲发生器输出端产生具有以基本固定的延迟跟随前向时钟信号的下降沿的触发沿的馈入时钟信号。
[0012]在一个实施例中，所述脉冲发生器在所述第二脉冲发生器输出端产生使能信号，其中，该使能信号在与所述馈入时钟信号的所述触发沿重叠的时间间隔期间具有使能电平。
[0013]在一个实施例中，所述第一脉冲发生器输出端连接到所述馈入时钟输入端，所述第二脉冲发生器输出端连接到所述使能输入端。
[0014]在一个实施例中，所述传播延迟控制电路包括:相位检测器，测量所述馈入时钟信号与分频器的输出之间的相位差，其中，所述分频器的输入端连接到所述第一延迟复用器的所述反馈时钟输入端。
[0015]在一个实施例中，所述传播延迟控制电路还包括与所述相位检测器连接的电荷泵以及与所述电荷泵连接的滤波器。
[0016]在一个实施例中，脉冲发生器包括:第一延迟元件，接收所述前向时钟信号；第二延迟元件，接收所述第一延迟元件的输出；第一异或(XOR)电路，接收所述前向时钟信号和所述第二延迟元件的输出；第二 XOR电路，接收所述第一延迟元件的输出和所述第二延迟兀件的输出。
[0017]在一个实施例中，所述电路包括:四个晶体管，被配置为具有数据输入端、差分使能输入端和数据输出端的三态反相器。
[0018]在一个实施例中，所述电路包括:第一互补对晶体管；第二互补对体管，第一互补对晶体管和第二互补对晶体管中的每个互补对包括:N沟道金属氧化物半导体(NMOS)晶体管；P沟道金属氧化物半导体(PMOS)晶体管，第一互补对晶体管的栅极形成差分使能输入端，第二互补对晶体管的栅极连接在一起以形成数据输入端，并且串行组合的中央节点形成数据输出端。
[0019]在一个实施例中，第一分支和第二分支中的每个分支还包括互补对的电流控制晶体管。
[0020]在一个实施例中，所述电路包括:第三分支，第三分支包括四个晶体管以实现具有数据输入端、差分使能输入端和数据输出端的三态反相器。
[0021]在一个实施例中，第一分支、第二分支和第三分支中的每个分支还包括互补对的电流控制晶体管。
[0022]在一个实施例中，第一分支的互补对的电流控制晶体管中的每个晶体管以及第二分支的互补对的电流控制晶体管中的每个晶体管是具有可调整有效沟道宽度的复合晶体管。
[0023]在一个实施例中，所述多个延迟复用器中的每个延迟复用器包括:第一反相器；第二反相器；第一开关；第二开关，第一反相器和第二反相器中的每个反相器具有可控制的传播延迟，第一反相器的输出端通过第一开关连接到延迟复用器的输出端，第二反相器的输出端通过第二开关连接到延迟复用器的输出端。
[0024]在一个实施例中，显示器包括:时序控制器；驱动器集成电路(IC);串行数据链路，将时序控制器和驱动器IC连接，驱动器IC包括产生本地时钟信号的电路。
[0025]在一个实施例中，所述显示器是有机发光二极管(OLED)显示器或液晶显示器(LCD)。
[0026]根据本发明的实施例，提供了一种显示器，包括:时序控制器；驱动器集成电路(IC);串行数据链路，将时序控制器和驱动器IC连接，驱动器IC包括从前向时钟信号产生本地时钟信号的电路，所述电路包括:多个延迟复用器，连接成环形以产生本地时钟信号；传播延迟控制电路，调整所述多个延迟复用器中的每个延迟复用器的传播延迟，其中，所述多个延迟复用器中的第一延迟复用器包括反馈时钟输入端、馈入时钟输入端以及使能输入端，第一延迟复用器根据在使能输入端接收的值而输出:在反馈时钟输入端从所述多个延迟复用器的最后一个延迟复用器接收到的反馈时钟信号的反相信号，或在馈入时钟输入端接收的具有以基本上固定的延迟跟随前向时钟信号的边沿的触发沿的馈入时钟信号的反相信号。
【附图说明】
[0027]结合附图来描述特征、方面和实施例，其中:
[0028]图1是根据本发明的实施例的倍增延迟线环路(MDLL)锁相环路(PLL)混合设计的框图；
[0029]图2是示出