时钟信号产生装置的制作方法

专利名称：时钟信号产生装置的制作方法
技术领域：
本发明涉及用于对视频信号进行数字处理的系统的时钟信号产生装置。
现有多种视频磁带录像机(VTRS)，它们都有一个数字磁频信号处理电路，在“Electrionics life”(1998年7月，PP47-53)中介绍过此类电路。


图11中示出了在常规的上述磁带录象机中采用的重放视频信号处理电路的示例性结构的方框图，在该图中，通过用磁头1将低频转换C信号与由磁带(未示出)产生的FM-y信号相混合而得到的复合信号，此复合信号由磁头放大器2放大。接着FM-y信号被高通滤波器3分离，然后送至A-D(模一数)转换器4。同时，低频转换C信号经低通滤波器(未示出)分离后送至重放彩色信号处理电路(未示出)。因本发明并不直接针对C信号处理系统，因此下面对彩色信号处理电路不予多述。FM-y(调频-亮度)信号被送至调频解调电路5，数字调频-亮度信号被解调而成为数字y信号。该y信号被下级的去加重电路6去加重，并再将其加到清晰度电路7，以调节清晰度。在时基校正(TBC)电路8中进行时基校正后，其输出加到数-模(AD-A)转换器(未示出)，在那里将数字亮度信号转换成模拟信号。
如上构成的y信号再生系统中，A-D转换器4和FM解调器5所使用的时钟信号的频率是910折叠高频(此后称之为910fH)的系统时钟频率的两倍。同时，清晰度电路7和TBC8使用910fH的系统时钟信号。该系统时钟信号先由D-A变转器9将去加重电路6的输出转换成模拟y信号，然后用水平同步分离器10将水平同步信号从模拟y信号中分离出来。并将水平同步信号加到PLL电路11中。PLL电路11包括一个用以对水平同步信号相位与一个内部比较信号相位进行比较的相位比较器12，一个低通滤波器13，一个用来产生频率为910fH的系统时钟信号。一个对VCO(压控振荡器)14的输出进行计数并在计到910值时复位的1/910计数器15，一个根据1/910计数顺15的计数值产生矩形或类似波形的比较信号并将该比较信号送至相位比较器12的比较信号产生器16。
然而，在上述常规的磁带录像机中，存在着这样的缺点它需要一个附加的D-A转换器，用来将数字y信号转换成模拟信号，以产生一个用于数字处理系统中的时钟信号。
而且，由于会出现因在磁头转换时刻的某些偏移造成的巨大的相位误差，或在垂直消隐间隔内的水平同步信号周期的变化而形起的巨大的相位误差，会产生在上部变得不稳定等问题。
为了解决上述问题，本发明的目的是为了提供一种这样的时钟产生装置，其水平同步信号的相位是直接从数字化y信号中提取的。
本发明的另一目的是为了提供一种能防止即使在磁头转换时或垂直消隐期间发生巨大的相位误差的时钟信号产生装置。
根据本发明的一个方面，提供了一种用来产生一个与复合同步视频信号中的同步信号锁相的时钟信号。该装置包括一个用于检测由在数字视信号中的同步信号和该装置产生的比较信号之间形起的相位误差；一个时钟信号产生装置，其振荡频率由上述误差检测装置的输出可变地控制；一个用于计数时钟信号产生装置输出的计数装置，及一个用于根据计数装置的计数值产生比较信号的装置。
在本发明的上述装置中，误差检测器检测直接来自数字视频信号中的同步信号的相位误差，而时钟产生装置产生一个其振荡频率按该相位误差可控变化的时钟信号。
本发明的上述及其它优点将从以下参照附图的描述中变得更清楚。
图1是用于本发明的录像机中的再生(重放)部分的电路构型的方框图；图2是数字相位比较器原理图；图3是数字相位比较器的示例性电路的方框图；图4是用来把数字相位比较器的误差值转换成相位宽度的示例性电路；图5示出了一个用来将一个误差值转换成脉宽的示例电路，它可以明显提高动态范围和分辨力；图6示出了在垂直消隐周期内水平同步信号前后沿的时间连续性及检测相位误差的工作原理；图7示出了用以实现图6中的相位检测工作的示例电路结构；图8图解了如何防止误锁定及对同步拉入反应的改善；图9示出了可以实现防止误锁定和对同步拉入反应的改善的时钟产生装置；图10示出了时钟信号产生装置的电路构成，该装置可以在同步信号时间不连续时仍能稳定工作；图11是现有录像机中的常规时钟信号产生装置的方框图。
下面将参照附图以下面次序详细地讨论本发明的最佳实施例(1)时钟产生装置的基本构成；(2)数字相位比较器械的工作原理及电路组成；(3)数字相位误差转换成模拟形式；(4)前后沿的选择；(5)防止误锁定及加速同步拉入反应；(6)用于处理同步信号不连续的装置。(1)时钟信号产生装置的基本构成。
图1是应用于本发明的视频磁带录像机的重放部分的电路组成。因为视频信号处理部分是与前述图11中的一样的，因此有关描述在此不再重复。
在该录像机中，用来产生时钟信号的装置的组成是与图11中所示的常规例子不同的。具体地说，在该实施中，来自去加重电路6的数字y信号被直接送往PLL电路17。
此PLL电路17包括一个数字相位比较器18，一个1/910计数器22和一个窗口发生器23。在本例中，低通滤波器20，VCO21及1/910计数器22基本上是与前述图11例中的低通滤波器13，VCO14及1/910计数器15一样的。
(2)数字相位比较器的工作原理及电路组成如图2所示，数字相位比较器18在由窗口发生器23产生的窗口打开期间内，利用一个系统时钟信号从输出y信号的水平同步信号的前沿前后部分提取64个取样，并通过加入此取样检测出在水平同步信号和窗口之间的相位误差。在图2的情形，一个-20IRE电平的水平同步信号设定得使其响应一个零电平的10比特数字信号，而-40IRE至OIRE电平被量化140级。如果通过附加取样数字获得的和中的负部分∑A和正部分∑B是相等的话，则表明是一个会适的相位锁定点。同时，如果∑A＞∑B，则窗口相位滞后。
图3示出了一个示例性的数字相位比较器18的电路构成。数字y信号由图1的去加重电路6输出后被通过开关电路31送至加法电路32。开关电路31在窗口信号控制下接通或断开。而图2中的64取样则依序从那里送至加法器32。
窗口发生器23产生用来执行开关电路31开/关控制的窗口信号。窗12发生器23包括一个用于在1/910计数器22的计数达预定值(例如，1-64)期间输出一个启动信号的译码器。
因为加法器32是组成得能将锁存电路33的输出与开关电路31的输出相加，所以接着加法器32把以前的取样值与当前的取样值相加的操作依次做64次。将如此通过相加独得的64个取样值作为数字相位误差送至下级的D-A转换器19。每一个水平扫描周期锁存电路33清零，而本实施例则是使当1/910计数器22计数达到预定值(例如0)时从窗口发生器23输出一个清零脉冲。下面要讲到，请零脉冲也可在由数字同步分离器获得的水平同步信号产生。
(3)数字相位误差转换成模拟形式D-A转换器19所需的转换速率可以低到15千个取样/每秒。在另一实施例中，如图4所示，误差值可变换成脉宽。在图4(a)中，一个编码检测器41检测数字误差码及将该数字误差码送至一个三态电路44。同时，一个绝对值电路42检测数字误差的绝对值并将此绝对值送至脉宽产生器43，在那里将数字误差绝对值为变换成脉宽并被用于控制三态电路44的状态。结果，在图4(b)中的信号由三态电路44输出。
现假定把同步信号幅度分为140级，窗口宽度用64个取样来代表，而相应于数字相位比较器18的误差值范围为+4480至-4480间，可用14比特来表示此值范围。在图4电路中，其可表示的误差范围只在+910至-910间。
因此，如图5所示，数字误差的绝对值被分为两条流线，即一条流线包括一个增益设为1的缓冲器53→脉宽发生器54→开关电路59→三态电路51→阻值为16R的电阻；另一流线包括增益设于1/16的缓冲器55→脉宽发生器56→开关电路60→三态电路52→阻值为R的电阻。然后由误差电平检测器57检出数字误差的绝对值，而控制作用实施得使其这样当绝对值小于910时，选择前一条线，而当绝对值大于910时，选择后一条线。因此，任何小于910的绝对值的数字误差可以高分辨力输出，而任何小于910绝对值的数字误差，虽则分辨有所下降，但线性仍可保持。
通过对水平同步信号前沿取样，上述时钟信号发生器检测相位误差，当用此种方法来检测水平同步信号前沿时，误差波形在垂直消隐周期(此后称之为V BLK)保持不变，虽然图像内容并无不良影响。具体地说，在9个行时间间隔期间，包括在垂直消隐周期中的一个垂直同步信号周期，在其前后的均衡脉冲周期，在上述期间，图6中用y信号波形下面的实线表示的水平同步信号的后沿有时间连续性，而在用虚线表示的前沿中则无时间连续性。由于这一原因，在垂直同步信号前后的均衡脉冲期间，对高电平部分取样数要多些，从而使误差值逐渐增加；在垂直消隐同步信号周期时，低电平部分取样多些，从而使误差值逐渐增加，由此在每一垂直消隐周期V BLK期间来改变误差波形。
为了消除上述问题，选择开关在图6所示的9个行周期执行检测水平同步信号前沿，从而可防止误差波形的不稳定性。
图7示出了完成上述功能的示例性电路结构。图中与图1中类似部件用相同的参考数字。在图7中，由图1的去加重电路6输出的数字y信号被送至数字同步分离器61，在那里使水平同步和垂直同步信号相分离，然后再加到9行检测器61。9行检测器62以垂直同步信号为基准计数水平同步信号来检测9行周期，由此来控制开关电路63的开/关动作。同时，1/910计数器22计数系统时钟信号，而窗口发生器64译码一个预定计数值以此产生一个前沿检测窗口和一个后沿检测窗口。此前沿检测窗口是图2所示的一个，而后沿检测窗口则是用来从图2的水平同步信号的后沿的前部和后部提取64个取样。在开关电路63中，在VBLK中的9行周期内选择前沿检测窗口，或在其它任何周期内选择后沿检测窗口，并将所选择的窗口加到数字相位比较器。
(5)防止误锁定和加速同步拉入反应现参阅图8和9，介绍时钟信号产生装置，该装置设计得使其可防止误锁定且又改善同步接入反应的速度。
对于图8所示的水平同步信号(H SYNC)，用于检测其前沿的窗口是位于图8的(b)。此时的位置符合图2的∑A＝∑B的条件，故该位置是一个合适的相位锁定点。然而，因为对该窗口位置的误差值特性如图8(d)所示，在图8的(c)所示的位置可能发生误锁定，其缺点则是拉入响应速度较低。
为了解决上述问题，将装置设计成这样当窗口是在自水平扫描间隔的中间点至水平同步信号的后沿的图8(e)的周期C以内时，误差值被固定在最大负值，因此改善了周期A内的同步接入响应特性并防止周期B内的误锁定。
图9示出了用来实现上述改进的示例性电路例子。在此图中与图7中的相应的类似部件用同样的参考数字表示。在图9中，在数字相位比较器18的输出侧配置了一个开关电路71。当窗口位于图8的周期C内时，开关电路71选择一个固定值(最大负值)，或者当窗口位于其它任何周期时，则选择数字相位比较器18的输出。
在数字同步分离器61中，水平同步信号和垂直同步信号与数字y信号分离以对周期C进入检测。
然后将分离后的同步信号加到9-行检测器62和周期C检测器72。周期C检测器72根据垂直同步信号计数水平同步信号以在周期C产生一个活动信号，然后将此活动信号加到假锁定检测器73中。接着，当假锁定检测器73检测到由窗口发生器加来的窗口出现在周期C时，开关电路71被控制得使期选择地变到其固定值。然而，如在介绍图6和7时所述的那样，因为后沿在V BLK的9-行周期内被检测，所以控制操作是这样进行的9-行检测器62加到假锁定检测器73，而在此周期内不执行变化到固定值侧的选择性改变。
(6)处理同步信号不连续性的装置现参阅图10介绍用来在磁头转换时可保持前述误差而无需当出现失落或在垂直消隐周期V BLK期间检测当前误差的电路。
在磁头转换时刻，在失落或在V BLK中的9-行周期期间在水平同步信号间隔内不存在连续性，因此会检测到很大误差值而需要长时间进行锁定同步拉入反应。图10示出了为解决上述问题的示例性电路细成，其中的磁头转换信号，失落检测信号及V BLK 9-行检测信号被输入到或门81，被数字同步分离器61分离的水平同步信号被输入到与门82，接着与门82的输出将开关电路83打开而1/910计数器22则复位，结果，将操作稳定而无需检测任何大的误差。
上述参照图6至10描述的最佳实施例设计得仅可检测在垂直消稳周期V BLK期间中的9行后沿。然而，也可将电路设计成可检测在全部垂直消隐周期内检测后沿。
此外，在图9的实施例中，当窗口的相位位于在水平扫描周期中点至水平同步信号后沿的范围内变化的周期C内时，误差值是固定在最大负值上。然而，误差值固定在最大值负值的周期可以只变到周期B或周期B加周期A的后部。
更进一步，不同于如前述的实施例是应用于记录y信号和低频转换C信号的复合信号的磁带录像机中的再生(重放)部分，本发明也可以应用于例如在分开的磁道上单元独记录C信号和y信号的视频磁带录像机中的重放部分。
虽然在上述实施例中，由数字相位比较器获得的数字误差被转换成模拟值，然后再加到低通滤波器和VCO，但是低通滤波器和VCO也可以由数字电路组成。
根据上述本发明，D-A变换器并不是必需的，因为所需的相位数据是直接由数字视频信号的同步信号检测到的。
此外，由于在改进的电路中的相位误差是通过积分数字视频信号的电平数据来检测相位误差，因此与系统时钟信号相比，有可能以较高的分辨力对相位误差进行满意的检测。
因为相位误差是通过根据情况选择同步信号的前沿或后沿进行检测的，因而有可能在例如视频同期时选择前沿而不受图象内容的影响，或者在垂直同步信号周期或在后沿有时间连续性的均衡脉冲周期时来选择后沿。
而多比较信号的相位出现在从水平扫描周期至水平同步信号后沿的期间时，误差检测器装置的输出用一个固定值替换以实现防止误锁定和加速同步拉入反应。
此外，即使在磁头转换时或当发生失落时在同步信号中出现时间不连续，仍然可以维持操作稳定而不会检测到一个很大的误差值。
权利要求
1.一种用来产生一个与视频信号的锁相的时钟信号，包括误差检测装置，用于检测在数字视频信号的同步信号和内部产生的比较信号之间的相位误差；时钟信号产生装置，其振荡频率根据所述误差检测装置的输出可变地受控；计数装置，用于计数所述时钟信号发生器装置的输出；及用于根据所述计数器装置的计数值产生所述比较信号。
2.根据权利要求1的装置，其中所述误差检测装置通过积分数字化视频信号的电平数据来检测相位误差。
3.根据权利要求2的装置，其中所述的误差检测装置有选择地从同步信号的前沿或后沿检测相位误差。
4.根据权利要求3的装置，当比较信号有一预定值时，其中所述误差检测装置的输出用一个固定值替换。
5.根据权利要求4的装置，当检测到同步信号中的不连续性的，保持相位误差并复位所述计数器。
6.根据权利要求1的装置，其中所述误差检测装置有选择地从同步信号的前沿或后沿检测相位误差。
7.根据权利要求6的装置，当比较信号有一预定值时，所述误差检测器装置的输出用一固定值代替。
8.根据权利要求7的装置，当检测到同步信号中的不连续性时，保持相位误差而所述计数器装置复位。
9.根据权利要求1的装置，当比较信号有一预定相位时，所述误差检测器装置的输出用一固定值代替。
10.根据权利要求9的装置，当检测到同步信号中的不连续性时，保持相位误差并复位所述计数器。
11.根据权利要求2的装置，当比较信号有一预定相位时，其中所述的误差检测器装置的输出用一个固定值代替。
12.根据权利要求11的装置，当检测到同步信号中的不连续性时，保持相位误差并复位所述计数器装置。
13.一种用来产生与一个视频信号的同步信号锁相的时钟信号的方法，包括如下步骤检测在数字化视频信号和内部产生的比较信号之间的相位误差；根据检测到的相位误差产生频率受控变化的时钟信号；计数所产生的时钟信号；及根据时钟信号的计数值产生所述比较信号。
14.根据权利要求13的方法，其中所述的相位误差是通过对数字化的视频信号的平数积分进行检测的。
15.根据权利要求14的方法，其中的相位误差是通过有选择地从同步信号的前沿或后沿进行检测的。
16.根据权利要求15的方法，当比较信号具有一个预定值时，检测误差用一个固定值代替。
17.根据权利要求16的方法，其中当检测到同步信号中的不连续性时，保持相位误差并清除计数。
全文摘要
产生锁相于视频同步信号的时钟信号的装置，它包括检测数字视频信号和内部比较信号间的相位误差的装置；振荡频根据误差检测器输出可控变化的时钟信号发生器；用于计数时钟输出的计数器，及用于根据计数值产生比较信号的电路。用积分数字视频信号电平数据检测相位误差，当比较信号达预定相位时以定位置换误差检测器输出。它可防止即使在磁头转换时或垂直前消隐周期内出现很大的相位误差，从而防止误锁定和加快同步拉入反应。
文档编号H04N9/83GK1116386SQ9411841
公开日1996年2月7日 申请日期1994年11月24日 优先权日1993年11月24日
发明者松本浩彰 申请人:索尼公司