根据本发明的实施例的脉冲发生器的操作的时序图；
[0030]图3是根据本发明的实施例的带有可调整的传播延迟和插值的复用器的电路图；
[0031]图4是根据本发明的另一实施例的带有可调整的传播延迟的复用器的电路图；
[0032]图5是根据本发明的实施例的带有内部高速串行连接和倍增延迟线环路/锁相环路(MDLL/PLL)混合设计的显示器。
【具体实施方式】
[0033]以下结合附图阐述的【具体实施方式】意图作为根据本发明提供的具有均一分布的输出相位的倍增延迟线环路/锁相环路(MDLL/PLL)混合设计的示例性实施例的描述，而不意图仅表示可构建或利用本发明的形式。说明书结合示出的实施例阐述了本发明的特征。然而，应理解，不同的实施例可实现相同或等同功能和结构，其中，不同的实施例还意图包括在本发明的精神和范围内。
[0034]如在本文别处所表示的，相同的标号意图指示相同的元件或特征。当诸如“……中的至少一个”的表述在一列元素之后时，该表述修饰所列出的全部元素而非修饰所列出元素中的单个元素。应该理解的是，尽管在本文中可使用术语“第一”、“第二”、“第三”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分并不受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离本发明构思的精神和范围的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
[0035]这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明构思。如本文所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或其组合。如本文所使用的，术语“和/或”包括一个或更多个相关所列术语的任意或所有组合。当诸如“……中的至少一个”的表述在一列元素之后时，该表述修饰所列出全部元素而非修饰所列出元素中的单个元素。此外，当描述本发明构思的实施例时的“可”的使用是指“本发明的一个或更多个实施例”。另外，术语“示例性”意图表示示例或例证。
[0036]应该理解的是，当元件或层被称作在另一元件或层“上”，“连接到”另一元件或层、“耦接到”另一元件或层或与另一元件或层“相邻”时，该元件或层可以直接在另一元件或层上、直接连接到另一元件或层、直接耦接到另一元件或层或直接与另一元件或层相邻，或者也可以存在一个或更多个中间元件或中间层。相反，当元件或层被称作“直接”在另一元件或层“上”、“直接连接到”另一元件或层、“直接耦接到”另一元件或层或与另一元件或层“紧紧相邻”时，不存在中间元件或中间层。
[0037]参照图1，在一个实施例中，倍增延迟线环路(MDLL)电路包括具有可调节的传播延迟的反相复用器110的链或环形连接的“延迟复用器”，即，使得每个延迟复用器110的输出端连接到另一延迟复用器110的输入端。多个延迟复用器110被设计为基本上类似。多个延迟复用器110中的一个(在本文中被称为第一延迟复用器110)在被标记为“CKFIEN”的其使能输入被激活时，输出在被标记为“CKFI”的第一数据输入端接收到的信号的反相信号；否则，延迟复用器110输出在被标记为“CKFB ”的第二数据输入端接收到的信号的反相信号。其余延迟复用器110与失活的使能输入以线连接，使得其余延迟复用器110中的每个简单地输出在其第二数据输入端CKfb接收到的信号的反相信号。最后的延迟复用器110的输出端连接回第一延迟复用器110的第二数据输入端CKFB。奇数数量的延迟复用器110可被利用，使得在CKFIH^a有生效时延迟复用器110的链形成环形振荡器，或者附加反相器115(在图1的虚线中显示)可被使用。如果时钟信号是差分信号，则可简单地通过将延迟复用器的输出端和后续延迟复用器的输入端之间的一对差分时钟线交叉连接来实现这种附加反相。环形振荡器产生前向时钟FCK的频率的M倍的被称为反馈时钟CKfb的时钟信号。
[0038]当边沿到达前向时钟信号FCK时，脉冲发生器120产生脉冲，其中，该脉冲被施加到第一延迟复用器110的使能输入端。其结果是，在脉冲时间期间使能输入被激活，并且在此时间期间，第一延迟复用器110用(也由脉冲发生器120产生的)信号CKfi的上升沿代替反馈时钟CKfb的一个边沿，将相位改正提供给环形振荡器。从前向时钟信号FCK的所述边沿得到CKfi。
[0039]当在前向时钟FCK中出现边沿(上升沿或下降沿)时，所述边沿可被脉冲发生器120接收，其中，脉冲发生器120响应于所述边沿而产生两个脉冲。被称为馈入时钟脉冲CKn的第一脉冲在第一脉冲发生器输出端被输出，并且具有延迟td。被称为馈入时钟使能脉冲CKfien的第二脉冲在第二脉冲发生器输出端输出并且具有延迟2t do可能已经由于通过信道传输而减弱的前向时钟首先被缓冲器125缓冲以形成缓冲的前向时钟信号CKK。随后由延迟电路和异或(XOR)电路的组合来形成所述两个脉冲。
[0040]具有延迟^的第一延迟电路127接收缓冲的前向时钟信号CK κ，并形成第一延迟的前向时钟信号CKki。此信号可通过也具有延迟^的第二延迟电路128被进一步延迟，以形成第二延迟的前向时钟信号CKK2。第一延迟电路127和第二延迟电路128可被形成为缓冲器、反相器或其他延迟产生电路的链。第一延迟的前向时钟信号CKki和第二延迟的前向时钟信号0^2的XOR随后形成馈入时钟脉冲CK FI脉冲信号。因此，馈入时钟CK ^的上升沿以基本上固定的传播延迟跟随前向时钟FCK的每个上升沿。类似地，馈入时钟CKfi的下降沿以基本上固定的传播延迟跟随前向时钟FCK的每个下降沿。缓冲的前向时钟信号0(,和第二延迟的前向时钟信号0^2的XOR形成馈入时钟使能脉冲CK FIENo使用前向时钟的两个时钟边沿来纠正本地时钟的相位，可将累积的抖动减少一半。
[0041]图2显示用于脉冲发生器的时序图。前向时钟FCK是方波，并且相对于前向时钟FCK，第一延迟的前向时钟信号CKki具有基本上相同的波形但是延迟了 td，第二延迟的前向时钟信号0(,2也具有基本上相同的波形并且延迟了 2t do馈入时钟使能脉冲0^_是(作为通过XOR电路的传播延迟的结果而)延迟的信号，其中，当缓冲的前向时钟信号CKk和第二延迟的前向时钟信号CKk2处于不同逻辑电平时该延迟的信号是高电平。类似地，馈入时钟脉冲0^是(作为通过XOR电路的传播延迟的结果而)延迟的信号，其中，当第一延迟的前向时钟信号CKki和第二延迟的前向时钟信号CKk2处于不同逻辑电平时，该延迟的信号具有高电平。尽管第一延迟电路127和第二延迟电路128被示出为提供相同的延迟，但是在其他实施例中由这两个电路提供的延迟可以不同。
[0042]再次参照图1，当边沿到达前向时钟FCK时，馈入时钟使能脉冲CKfien被施加到第一延迟复用器I1的使能输入端，使得馈入时钟脉冲CKfi的后续上升沿代替反馈时钟CKfb的上升沿。馈入时钟脉冲0^的上升沿在这里被称为馈入时钟脉冲CK FI的“触发”边沿，这是因为该边沿修改反馈时钟的相位。
[0043]0^信号和反馈时钟CK FB被提供到控制环形振荡器的相位的传播延迟控制电路140。在传播延迟控制电路140中，在相位检测器H)中，将馈入时钟脉冲CKfi与通过将反馈时钟CKfb除以M形成的信号进行比较；比较结果被馈送到电荷泵CP并被滤波器滤波以形成传播延迟控制电路140的输出Vcm。此输出连接到每个延迟复用器110上的延迟控制输入。环形振荡器相位控制电路的效果在于:当经划分的反馈时钟CKfb的边沿领先馈入时钟脉冲0^的边沿时，增加每个延迟复用器110的传播延迟，从而减小反馈时钟CKfb的相位；而当馈入时钟脉冲0^的边沿领先被划分的反馈时钟CK ^的边沿时，减小每个延迟复用器n