具有从故障保持电路到重新获得锁相的柔性过渡的装置和方法
【技术领域】
[0001]本发明实施例涉及电子电路，并且更具体地涉及锁相环(PLL)。
【背景技术】
[0002]锁相环(PLL)用于各种应用，用于产生具有受控相位和与基准时钟信号的频率关系的输出时钟信号。锁相环可用于例如频率合成器、通信系统和/或芯片至芯片通信。
[0003]时钟发生电路经常包括PLL，用于锁定由PLL的压控振荡器(VCO)向传入基准时钟信号的相位产生的输出时钟信号。例如，高精度的可调振荡器可锁相到嘈杂的参考时钟信号，以及PLL可以操作以抑制相位噪声和衰减抖动。
【发明内容】
[0004]在一个方面，一种装置包括:第一锁相环(PLL)、控制电路、故障保持电路和可变电阻器。第一 PLL被配置为接收输入时钟信号，并包括环路滤波器。该控制电路被配置成接收一个或更多个参考时钟信号，并且被配置为基于所述一个或更多个参考时钟信号产生输入时钟信号。故障保持电路被配置以在输出产生保持电压。可变电阻器和在故障保持电路的输出和环路滤波器的输入之间电串联连接。所述控制电路进一步被配置以产生电阻控制信号，以控制可变电阻器的电阻。
[0005]在另一个方面，一种时钟信号发生的方法，包括:使用控制电路产生PLL的输入时钟信号；在故障保持电路的输出产生故障保持电压，该故障保持电路经由可变电阻电连接到PLL的环路滤波器的输入；并使用控制电路控制可变电阻器的电阻。
[0006]在另一个方面，一种时钟系统包括:PLL、控制电路、故障保持电路和可变电阻器。PLL被配置为接收输入时钟信号，并包括环路滤波器。该控制电路被配置为接收两个或更多的参考时钟信号，并产生输入时钟信号。所述控制电路被进一步配置为控制所述PLL为多个工作模式中的一个，包括保持模式和相位锁定模式。故障保持电路被配置以在输出产生保持电压。可变电阻器和在故障保持电路的输出和环路滤波器的输入之间电串联连接。所述控制电路进一步被配置为控制所述可变电阻器的电阻。
【附图说明】
[0007]图1是根据一个实施例的时钟系统示意图。
[0008]图2是根据一个实施例的时钟发生电路的示意图。
[0009]图3是根据一个实施例的时钟发生电路的一部分的示意图。
[0010]图4是根据另一实施例的时钟发生电路的一部分的示意图。
[0011]图5是根据一个实施例的时钟发生电路的时序图。
【具体实施方式】
[0012]实施例的以下详细描述提出了本发明的具体实施例的各种描述。然而，本发明可以以许多不同方式体现，如由权利要求书定义和涵盖。在本说明书中，参考了附图，其中类似的参考数字可以指示相同或功能相似的元件。
[0013]锁相环(PLL)可以包括故障保持电路，以当有源基准时钟信号丢失或无效时控制PLL的操作。在一个例子中，该PLL可以接收两个或更多个参考时钟信号，以及当第一参考时钟信号被确定为不可靠时从第一参考时钟信号切换到第二参考时钟信号。在从一个参考时钟信号过渡到另一个时，PLL可以故障保持模式操作，其中PLL的VCO的调谐电压可以实质上由故障保持电路保持恒定，从而抑制VCO的振荡频率变化。在故障保持期间，PLL的反馈环路可以被禁止，诸如通过从PLL的环路滤波器的输入断开PLL的电荷泵的输出。因此，PLL可以在故障保持期间操作开环。在另一个例子中，PLL可以接收一个参考时钟信号，并且可以在故障保持期间在参考时钟信号被确定为不可靠时工作。PLL可以保持故障保持模式直到参考时钟信号被确定为可靠。
[0014]通信系统(诸如，在网络或蜂窝基础设施中操作)可以指定以从一个或多个噪声参考时钟信号产生稳定的时钟信号。例如，一个或多个通信系统的基准时钟信号可以对应于使用时钟和数据恢复(CDR)电路从嘈杂和/或间歇性数据流恢复的时钟信号。由于参考时钟信号可以是嘈杂的，该通信系统可以包括两个或更多个PLL的级联，以满足整体的相位噪声和/或抖动规范。例如，第一 PLL可用于从嘈杂的参考时钟信号生成稳定的基准时钟信号，以及第二 PLL可以提供使用稳定参考时钟信号的频率合成或乘法。
[0015]从嘈杂信号源生成基准时钟信号可导致基准时钟信号经常丢失或无效。因此，多个参考时钟信号可以被提供给PLL用于冗余。在一个例子中，当特定的参考时钟信号被确定为不可靠时，PLL的参考时钟信号可以被改变或切换，PLL的故障保持电路可保持PLLVCO的振荡频率在基准时钟信号的变化过程中基本上恒定。在基准时钟信号被切换后，PLL可以重新获得相位锁定。在另一个例子中，当参考时钟信号不可靠时PLL以故障保持模式工作，并且一旦参考时钟信号变得可靠就重新获得对参考时钟信号的相位锁定。
[0016]在从故障保持过渡到重新获得相位锁定，不存在补偿PLL VCO的调谐电压可以经历大信号摆动，从而引起PLL的输出时钟信号的频率有大的瞬时变化。例如，该PLL可以是具有设计用于低环路带宽的环路滤波器的低抖动PLL，这又导致较慢的环路响应。当PLL重新获取锁相时，慢的环路响应可导致PLL的输出时钟信号在过渡周期期间具有大的频率变化。
[0017]因此，在从故障保持到重新获得相位锁定的过渡恢复中，PLL的限制可在PLL的输出时钟信号中引起瞬时频率变化，即频率扰动。然而，该瞬时频率变化对于在严格的定时约束下的某些应用和/或时钟系统可是不可接受的。例如，在蜂窝基础设施应用中，PLL的输出时钟信号可用于调制或解调射频信号，以及频率扰动可以产生杂散发射、发射出带外、通信错误和/或丢失呼叫。
[0018]本文提供用于从故障保持到重新获得锁相的软过渡的PLL的装置和方法。在某些配置中，时钟系统包括:锁相环、控制电路以及通过故障保持开关和可变电阻器电耦合至PLL的环路滤波器的输入的故障保持电路。基于选中的参考时钟信号，该控制电路产生PLL的输入时钟信号。当控制电路确定所选择的参考时钟信号不可靠时，控制电路禁止PLL的反馈环路并接通故障保持开关，以提供通过所述可变电阻器从故障保持电路的输出到PLL的环路滤波器的输入端的电连接。在所选中的基准时钟信号被改变或变得可靠后，控制电路使能PLL的反馈环路，同时保持故障保持开关接通，并随时间控制可变电阻器的电阻以提供从故障保持软过渡到重新获得相位锁定。例如，控制电路可以在过渡期间逐渐增加可变电阻器的电阻，使得故障保持电路随时间灌或拉电荷泵的输出电流的更小部分。因此，缓缴电路的工作逐渐被淘汰，而PLL操作从故障保持到重新获得锁相的软过渡。
[0019]配置PLL以具有从故障保持到重新获得锁相的软过渡可以增强时钟系统的性能。例如，使用软过渡可以防止在VCO调谐电压中的较大电压扰动，这会限制过渡期间对VCO的振荡频率的改变。与此相反，操作时无需软过渡的PLL可以具有VCO调谐电压，达到在从故障保持到重新获得相位锁定的过渡期间的功率高或低功率电源电压轨道。因此，本文的PLL可以在从故障保持到重新获得相位锁定的过渡期间表现出增强的瞬态性能、提高的稳定性和/或更小的相位噪声和抖动。
[0020]如本文所使用的，“可变电阻”是指具有可控电阻的电阻器，不仅包括模拟控制电阻器，以及数字控制电阻器(诸如，可编程/可选择电阻器)。
[0021]图1是根据一个实施例的时钟系统100的示意图。时钟系统100包括时钟发生电路102、时钟和数据恢复(CDR)电路104、第一参考时钟发生器106、第二参考时钟发生器108、第三参考时钟发生器110、高精确度的可调谐振荡器或压控112、串行/解串器(SerDes)电路114、现场可编程门阵列(FPGA)/数字信号处理器(DSP) 116、模数转换器(ADC)电路118、数模转换器(DAC)电路120、下游分频器122、第一混合器124和第二混合器 126。
[0022]时钟系统100可以用于各种应用，包括例如蜂窝基础设施应用。例如，时钟系统100可以代表基站的一部分。
[0023]如图1所示，时钟发生电路102接收多个时钟参考时钟信号，包括第一参考时钟信号RCLK1、第二参考时钟信号RLCK2和第三时钟信号RCLKN。虽然图1示出时钟发生电路102接收三个参考时钟信号，时钟发生电路102可以接收更多或更少的参考时钟信号。例如，在一个实施例中，时钟发生电路102接收N个参考时钟信号，其中N选择为在约2至约4。在图示的配置中，参考时钟信号由CDR电路104获得。例如，参考时钟信号可以对应于在数据流(DATA)上的CDR电路104的时钟和数据恢复操作的恢复时钟信号。然而，其它构造是可能的，例如，其中所有或部分参考时钟信号以其他方式产生的配置。在一个实施例中，参考时钟信号包括使用参考振荡器的至少一个参