一种移位寄存器及其驱动方法
【技术领域】
[0001]本发明涉及显示技术，尤其涉及一种移位寄存器及其驱动方法
【背景技术】
[0002]移位寄存器用于寄存数据，还用于在时钟信号的作用下使其中的数据依次左移或右移。
[0003]如专利号为US20140055444A1提供的专利方案，其移位寄存器如图1a所示，其电路时序图如图1b所示。结合图1a和图1b所示，该移位寄存器的t5时刻会出现以下两种情况:1、由于CLK2变低，CLK2会藉由Cl的耦合将NI节点拉低，M2就会开启，将N2置高，移位寄存器无法正常工作；2、由于CLK2变低，CLK2会藉由Cl的耦合将NI节点拉低，但由于此时N2为低电平，M5开启，M4也开启，NI节点在M2开启之前便会拉回到高电平，保证了电路正常工作。
[0004]由此可知，现有技术提供的移位寄存器会存在竞争的风险，影响电路的稳定。
【发明内容】
[0005]有鉴于此，本发明提供一种移位寄存器及其驱动方法。
[0006]本发明提供了一种移位寄存器，包括:
[0007]第一输入模块、第二输入模块和输出模块；
[0008]第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第六输入端和第一输出端；所述第一输入端接入第一脉冲信号，所述第二输入端接入第二脉冲信号，所述第三输入端接入第一时钟信号，所述第四输入端接入第二时钟信号，所述第五输入端接入第一电平信号，所述第六输入端接入第二电平信号；
[0009]所述第一输入模块包括第一晶体管和第二晶体管；所述第一晶体管的栅极连接所述第一输入端，所述第一晶体管的源极连接所述第五输入端，所述第一晶体管的漏极连接第一节点；所述第二晶体管的栅极连接所述第一输入端，所述第二晶体管的源极连接所述第四输入端，所述第二晶体管的漏极连接第二节点；
[0010]所述第二输入模块连接所述第二输入端、第三输入端和第四输入端；所述第二输入模块与所述第一输入模块在所述第一节点电连接；
[0011]所述输出模块连接所述第五输入端、第六输入端和第一输出端；所述输出模块与所述第一输入模块在所述第一节点和所述第二节点电连接；所述输出模块与所述第二输入模块在所述第一节点电连接。
[0012]本发明还提供了驱动上述移位寄存器的驱动方法，包括:
[0013]第一时间段；与所述第二输入模块连接的第二输入端输入第二脉冲信号，与所述第二输入模块连接的第三输入端输入的第一时钟信号控制所述第二输入模块将所述第二脉冲信号传输至所述第一节点；
[0014]第二时间段:所述第一输入端输入第一脉冲信号，控制所述第一晶体管和所述第二晶体管打开，所述第一晶体管将所述第五输入端接入的第一电平信号传输至所述第一节点，所述第二晶体管将所述第四输入的接入的第二时钟信号传输至所述第二节点；所述第二节点上的第二时钟信号控制所述输出模块输出第四脉冲信号；
[0015]第三时间段:所述第一时钟信号控制所述第二输入模块将所述第二脉冲信号传输至所述第一节点；所述第一节点上的第二脉冲信号控制所述输出模块输出第四脉冲信号；
[0016]所述第二脉冲信号在所述第一时间段和所述第二时间段相位相反；所述第四脉冲信号在所述第二时间段与所述第三时间段相位相反，所述第一时钟信号和所述第二时钟信号在所述第一时间段、第二时间段、第三时时间段相位均相反。
[0017]本发明提供的移位寄存器的第一输入模块控制第二节点的电位，进而控制第五输入端与第一输出端的导通，以将第五输入端传输的第一电平信号输出至第一输出端输出并作为有效移位信号输出至次级移位寄存器，使次级移位寄存器正常工作。本发明提供的移位寄存器的稳定性好、传输性能优异、工作稳定、性能良好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。
【附图说明】
[0018]图1a是现有技术中一种移位寄存器电路结构示意图；
[0019]图1b是图1a中移位寄存器对应的驱动时序图；
[0020]图2是本发明实施例提供的一种移位寄存器的示意图；
[0021]图3a是本发明实施例提供的一种移位寄存器的示意图；
[0022]图3b是3a提供的移位寄存器对应的驱动时序不意图；
[0023]图4是本发明实施例提供的另一种移位寄存器的示意图；
[0024]图5a是本发明实施例提供的一种移位寄存器的示意图；
[0025]图5b是图5a提供的移位寄存器对应的驱动时序不意图；
[0026]图6是本发明提供的另一种移位寄存器的示意图；
[0027]图7是图6提供的移位寄存器对应的驱动时序不意图。
【具体实施方式】
[0028]为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本发明做进一步说明。
[0029]需要说明的是，在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的【具体实施方式】的限制。
[0030]请参考图2，图2是本发明实施例提供的一种移位寄存器的示意图。本实施例提供的移位寄存器的技术方案适用于提高电路稳定性的情况。如图所示，本实施例提供的移位寄存器包括:第一输入模块10、第二输入模块20和输出模块30 ;第一输入端INl、第二输入端IN2、第三输入端IN3、第四输入端IN4、第五输入端IN5、第六输入端IN6和第一输出端OUTlo其中第一输入端INl接入第一脉冲信号PSl，第二输入端IN2接入第二脉冲信号PS2，第三输入端IN3接入第一时钟信号CK，第四输入端IN4接入第二时钟信号CKB，第五输入端接入第一电平信号VGl，第六输入端IN6接入第二电平信号VG2。
[0031]请继续参考图2，本实施例中，第一输入模块10包括第一晶体管Ml和第二晶体管M2 ;第一晶体管Ml的栅极连接第一输入端IN1，以接入第一脉冲信号PS1，第一晶体管Ml的源极连接第五输入端IN5，第一晶体管Ml的漏极连接第一节点NI ;第二晶体管M2的栅极连接第一输入端IN1，第二晶体管M2的源极连接第四输入端IN4，第二晶体管M2的漏极连接第二节点N2。
[0032]第二输入模块20连接第二输入端IN2、第三输入端IN3和第四输入端IN4 ;并且该第二输入模块20与第一输入模块10在第一节点NI电连接。
[0033]输出模块30连接第五输入端IN5、第六输入端IN6和第一输出端OUTl ;该输出模块30与第一输入模块10在第一节点NI和第二节点N2电连接；输出模块30与第二输入模块20在第一节点NI电连接。
[0034]其中，在本实施例中，第一晶体管Ml和第二晶体管M2为P型沟道薄膜晶体管，此时第一电平信号VGl的电位比第二电平信号VG2电位高，即在本实施例中，第二电平信号VG2的电位为可控制P型沟道薄膜晶体管开启的电位。在本发明的其他实施例中，第一晶体管Ml和第二晶体管M2也可以为N型沟道薄膜晶体管，此时第一电平信号VGl的电位比第二电平信号VG2电位低，在N型沟道薄膜晶体管中，第二电平信号VG2的电位为可控制晶体管开启的电位。
[0035]如上所述的实施例，第一输入模块10的第一晶体管Ml和第二输入模块20根据第一脉冲信号PSl和第一电平信号VGl的控制以及根据第二脉冲信号PS2、第一时钟信号CK和第二时钟信号CKB的控制，使得第一节点NI处于低电位状态或者高电位状态。同时第一输入模块10的第二晶体管M2根据第一脉冲信号PSl和第二时钟信号CKB的控制使得第二节点N2处于低电位状态或者高电位状态。而输出模块30则在第一节点NI和第二节点N2的控制下，在不同的时间由第一输出端OUTl输出第一电平信号VGl的高电平或者输出第二电平信号VG2的低电平作为第四脉冲信号PS4。
[0036]在上述方案的基础上，第二输入模块20和输出模块30均可通过多种电路方式实现，在此以下述实施例为例进行描述，但本发明提供的第二输入模块20和输出模块30的电路不限于下述实施例，还可通过其他多种组合形式实现。
[0037]参考图3a所示，为本发明实施例提供的一种移位寄存器的示意图。在图2所述移位寄存器的基础上，图3a所示移位寄存器包括第一输入模块10、第二输入模块20和输出模块30。
[0038]第一输入模块10包括第一晶体管Ml和第二晶体管M2 ;第一晶体管Ml的栅极连接第一输入端IN1，第一晶体管Ml的源极连接第五输入端IN5，第一晶体管Ml的漏极连接第一节点NI ;第二晶体管M2的栅极连接第一输入端IN1，第二晶体管M2的源极连接第四输入端IN4，第二晶体管M2的漏极连接第二节点N2。
[0039]第二输入模块20包括第三晶体管M3和第一电容Cl。第三晶体管M3的栅极连接第三输入端IN3，第三晶体管M3的源极连接第二输入端IN2，第三晶体管M3的漏极连接第一节点NI ;第一电容Cl连接于第一节点NI与第四输入端IN4之间。
[0040]输出模块30包括第四晶体管M4、第五晶体管M5、第六晶体管M6、第二电容C2。第四晶体管M4的栅极连接第一节点NI，第四晶体管M4的源极连接第六输入端IN6，第四晶体管M4的漏极连接第一输出端OUTl。第五晶体管M5的栅极连接第二节点N2，第五晶体管M5的源极连接第五输入端IN5，第五晶体管M5的