一种移位寄存器的制造方法
【技术领域】
[0001]本发明涉及液晶显示技术领域，特别是涉及一种移位寄存器。
【背景技术】
[0002]平板显示器(FH^Flat-Pane Ι-Display)已成为显示技术的主流，近年来正向高帧频、高分辨率、更窄边框的方向发展。集成显示驱动电路是指将平板显示器的栅极驱动电路和数据驱动电路等外围电路以薄膜晶体管(TFT，Thin Film Transistor)的形式与像素TFT一起制作于显示面板上，与传统的1C驱动方式相比，采用集成显示驱动的方法不仅可以减少外围驱动芯片的数量及其压封程序、降低成本，而且能使得显示器外围更加纤薄，模组更加紧凑，机械和电学可靠性得以增强。
[0003]在集成显示驱动电路中，移位寄存器是实现集成栅极(行)驱动电路和集成数据(列)驱动电路的重要电路模块。基于非晶硅TFT的移位寄存器电路，一方面受限于非晶硅TFT的低迀移率，工作频率很难提升，另一方面电路所占用的面积往往较大，因此越来越难满足实际的需要。氧化物半导体TFT由于具有特性均匀、迀移率高、稳定性较好、制作成本低等优势，成为近年来备受关注的TFT技术，基于氧化物半导体(TFT)的集成移位寄存器电路也得到了初步的研究。
[0004]在现有的移位寄存器电路结构中，通常采用电容自举的效应增大驱动管的驱动能力，从而加快对输出负载充电的速度。但是，传统的移位寄存器电路中，一方面，由于电路内部存在漏电或者驱动晶体管的控制极电容较大的原因，驱动晶体管的控制极往往不能自举到较高的电位，输出脉冲的上升时间较大，进而限制了电路的工作频率的提高。尤其是当温度较高、TFT的阈值电压较小时，这种影响将会更加显著。另一方面，当移位寄存器的输出端负载较大时，传统的移位寄存器通常需要尺寸较大的下拉管对负载放电，因此电路的面积往往较大，不利于在高分辨率显示器上应用。
【发明内容】
[0005]本发明主要解决的技术问题是提供一种移位寄存器，以解决上述问题。
[0006]本发明提供一种移位寄存器，其包括多级移位寄存器单元，其中至少一级移位寄存器单元包括:驱动模块，包括:输入端，与第一时钟信号连接;控制端，用于接收驱动控制信号;第一输出端，用于输出驱动信号，驱动模块根据驱动控制信号通过第一时钟信号对驱动信号进行充放电；输入模块，与控制端连接，输入模块根据第二时钟信号和第一控制信号输出驱动控制信号；低电平维持模块，与第一输出端连接，用于根据第一参考电压、第三时钟信号、第一时钟信号以及第一控制信号将驱动信号的电平维持在第二参考电压的低电平。
[0007]其中，驱动电路包括第一薄膜晶体管和第一电容，第一薄膜晶体管的第一端与第一时钟信号连接，第一薄膜晶体管的第二端与输入模块连接，第一薄膜晶体管的第三端用于输出驱动信号，第一电容的一端与第一薄膜晶体管的第二端连接，第一电容的另一端与第一薄膜晶体管的第三端连接。
[0008]其中，输入模块包括:第二薄膜晶体管以及第三薄膜晶体管，第二薄膜晶体管的第一端与第三薄膜晶体管的第一端连接，第二薄膜晶体管的第二端与第二时钟信号连接，第二薄膜晶体管的第三端和第三薄膜晶体管的第三端与第一薄膜晶体管的第二端连接，第三薄膜晶体管的第一端和第二端与第一控制信号连接。
[0009]其中，低电平维持模块包括:第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管以及第二电容，第四薄膜晶体管的第一端和第五薄膜晶体管的第一端与第一参考电压连接，第四薄膜晶体管的第二端与第六薄膜晶体管的第一端连接，第四薄膜晶体管的第三端和第五薄膜晶体管的第三端与第八薄膜晶体管的第二端连接，第五薄膜晶体管的第二端与第三时钟信号连接，第六薄膜晶体管的第一端通过第二电容与第一时钟信号连接，第六薄膜晶体管的第二端和第七薄膜晶体管的第二端与第一控制信号连接，第六薄膜晶体管的第三端、第七薄膜晶体管的第三端以及第八薄膜晶体管的第三端与第二参考电压连接，第七薄膜晶体管的第一端与第八薄膜晶体管的第二端连接，第八薄膜晶体管的第一端与第一薄膜晶体管的第三端连接。
[0010]其中，移位寄存器单元进一步包括初始化模块，分别与控制端和第二参考电压连接，初始化模块用于将驱动控制信号下拉至第二参考电压的低电平。
[0011]其中，初始化模块包括第九薄膜晶体管，第九薄膜晶体管的第一端与第一薄膜晶体管的第二端连接，第九薄膜晶体管的第二端与初始化脉冲信号连接，第九薄膜晶体管的第三端与第二参考电压连接。
[0012]其中，驱动模块进一步包括:第二输出端，与下一级的移位寄存器单元连接，用于为下一级的移位寄存器单元提供输入信号。
[0013]其中，第二输出端包括第十薄膜晶体管，第十薄膜晶体管的第一端与第一时钟信号连接，第十薄膜晶体管的第二端与第一薄膜晶体管的第二端连接，第十薄膜晶体管的第三端与下一级的移位寄存器单元连接。
[0014]其中，低电平维持模块进一步包括第十一薄膜晶体管，第十一薄膜晶体管的第一端与第十薄膜晶体管的第三端连接，第十一薄膜晶体管的第二端与第八薄膜晶体管的第二端连接，第十一薄膜晶体管的第三端与第二参考电压连接。
[0015]其中，第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管以及第十一薄膜晶体管为N型薄膜晶体管。
[0016]通过上述方案，本发明的有益效果是:本发明的移位寄存器包括多级移位寄存器单元，每级移位寄存器单元包括:驱动模块、输入模块以及低电平维持模块，驱动模块根据驱动控制信号通过第一时钟信号对驱动信号进行充放电；输入模块根据第二时钟信号和第一控制信号输出驱动控制信号;低电平维持模块根据第一参考电压、第三时钟信号、第一时钟信号以及第一控制信号将驱动信号的电平维持在第二参考电压的低电平;在第一时钟信号对驱动信号进行充电时，低电平维持模块断开与第一输出端连接，避免第一输出端漏电，减少驱动信号上升时间；在第一时钟信号对驱动信号进行放电时，低电平维持模块与第一输出端连接，驱动信号通过第一时钟信号和低电平维持模块快速放电，移位寄存器的电路面积小。
【附图说明】
[0017]为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中:
[0018]图1是本发明第一实施例的移位寄存器单元的电路图；
[0019]图2是图1中移位寄存器单元的时序图；
[0020]图3是本发明第二实施例的移位寄存器单元的电路图；
[0021 ]图4是图3中移位寄存器单元的时序图；
[0022]图5是本发明第三实施例的移位寄存器单元的电路图；
[0023]图6是图5中移位寄存器单元的时序图；
[0024]图7是本发明第一实施例的移位寄存器的结构示意图；
[0025]图8是图7中移位寄存器的时序图；
[0026]图9是本发明第二实施例的移位寄存器的结构示意图。
【具体实施方式】
[0027]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0028]请参见图1所示，图1是本发明第一实施例的移位寄存器单元的电路图。本实施例所揭示的移位寄存器单元应用于移位寄存器，移位寄存器包括多级移位寄存器单元。如图