专利名称：一种移位寄存器的制作方法
技术领域：
本发明是有关于一种移位寄存器，且特别是有关于一种动态电路架构的 移位寄存器。
背景技术：
近年来，低温多晶硅(LowTemperature Poly-Silicon，以下简称为LTPS) 液晶显示器是目前消费性产品开发的设计主流，其主要应用为高整合度与高 解析度的中小尺寸液晶显示器。由于LTPS具有较高的载子移动速率(大约为 非晶硅(a-Si)的100倍以上)，因此非常适合将显示驱动电路、控制电路以 及感测系统(Sensing System)整合于玻璃基板上，从而使得LTPS的工艺技 术不但已逐渐成为一种多方面应用的电路设计可行性平台，而且更驱使着各 家面板厂商将LTPS的工艺技术引领至系统整合面板(System On Panel, SOP) 的目标迈进。由于整合于面板的玻璃基板上的感测系统近年来随着触控式电子产品应 用的崛起，所以其相关研发技术也非常广泛迅速地发展起来，举例来说利 用触控式面板的手机进行指纹辨识及扫描名片等。 一般而言，感测系统中的 感测电路大部分都需要两组或多组以上的控制信号，且由于感测系统大多是 釆用扫描式的感测方式，因此控制信号一般都是由移位寄存器(shiftregister) 来产生。以现今移位寄存器的电路架构而言，大致可分类为静态移位寄存器(Static Shift Register)与动态移位寄存器(Dynamic Shift Register)。其中，传统的静 态移位寄存器大多是由数字逻辑门与D型触发器(DFF)所构成；而传统的 动态移位寄存器则是由晶体管与反相器所构成。
一般而言，感测系统中的感测电路所需的控制信号常会因为某些特殊的操作方式，而需要将移位寄存器所产生的控制信号设计成非重迭(non-overiap) 式的递传控制信号。虽然传统的静态移位寄存器可通过时脉信号与D型触发 器的配合来产生各式(包含重迭与非重迭)的传递控制信号，不过由于静态 移位寄存器的电路架构大多是由数字逻辑门和D型触发器所组成，因此所需 布局面积大，故而较不适合整合于面板的玻璃基板上。另外，动态移位寄存 器虽然具备所需布局面积较小的优点，不过其却无法产生非重迭式的递传控 制信号，故而其应用仅受限于面板的栅极驱动器(Gate driver)的实现上。发明内容有鉴于此，本发明提供一种移位寄存装置及其移位寄存器，其电路架构 是采用动态电路架构，且可产生各式(包含重迭与非重迭)的传递控制信号。本发明提供一种移位寄存器，其包括控制单元、闩锁单元，以及开关单 元。其中，控制单元用以接收一启动信号，并据以决定是否输出一控制信号。 闩锁单元用以接收所述启动信号与一第一时脉信号，并据以输出一闩锁信号。 开关单元耦接控制单元与闩锁单元，用以接收所述控制信号、所述闩锁信号、 一第二时脉信号以及一参考电压，并依据所述控制信号与所述闩锁信号输出 所述第二时脉信号或所述参考电压。本发明另提供一种移位寄存装置，其包括多个彼此串接在一起的移位寄 存器。其中，第i个/第(i+l)个移位寄存器包括控制单元、闩锁单元，以及开关单元。第i个/第(i+l)个移位寄存器的控制单元用以接收一启动信号，并据 以决定是否输出一控制信号。第i个/第(i+l)个移位寄存器的闩锁单元用以接 收所述启动信号与一第一/一第二时脉信号，并据以输出一闩锁信号。第i个/ 第(i+l)个移位寄存器的开关单元耦接控制单元与闩锁单元，用以接收所述控 制信号、所述闩锁信号、所述第二/所述第一时脉信号以及一参考电压，并依 据所述控制信号与所述闩锁信号输出所述第二/所述第一时脉信号或所述参考
电压，其中i为正整数。本发明所提出的移位寄存装置及其移位寄存器的电路架构是采用动态电 路架构，故而所需布局面积较小以利于整合在面板上，且其更可产生各式(包 含重迭与非重迭)的传递控制信号，以满足整合于面板的感测系统为因应某些特殊操作方式所需的控制信号，或者更可应用于有机发光二极管(OLED) 显示器中用以补偿像素的阈值电压(threshold voltage, Vth)变异的补偿电路。
图1绘示为本发明一实施例的移位寄存器的电路图。图2绘示为图1的移位寄存器的操作时序波形图。图3~图8绘示为本发明另一实施例的移位寄存器的电路图。图9绘示为本发明一实施例的移位寄存装置的部分电路图。图10绘示为图9的移位寄存装置的操作时序图。图11绘示为本发明另一实施例的移位寄存装置的简易方块示意图。附图标号100、 300、 400、 500、 600、 700、 800:移位寄存器101:控制单元103、 103':闩锁单元 105、 105，:开关单元 107、 107':缓冲单元 900、 1100:移位寄存装置 INV1 INV6、 INV3'、 INV4':反相器Pl、 P2、 Pl，: P型晶体管N1 N4、 N2'、 N4'、 N5: N型晶体管 NA:与非门R:电阻TG1 TG4:双向传输门Vst、 VsT—Dl、 Vst_D2: 启动细号 CS:控制信号 LS:闩锁信号CLK1、 CLK2:时脉信号VSS:参考电压OUT、 OUTl、 OUT2:缓冲单元的输出 Dl、 D2:方向传输信号具体实施方式
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举本 发明几个实施例，并配合所附附图，作详细说明如下。本发明揭示一种移位寄存装置及其移位寄存器，其电路架构是采用动态 电路架构，且可产生各式(包含重迭与非重迭)的传递控制信号。而以下内 容将针对本发明的技术手段与功效来做一详加描述给本发明相关领域的技术 人员参详。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构 件代表相同或类似部分。图1绘示为本发明一实施例的移位寄存器的电路图。请参照图1，移位寄 存器100包括控制单元101、闩锁单元103、开关单元105，以及缓冲单元107。 其中，控制单元101用以接收启动信号Vst，并据以决定是否输出控制信号 CS。闩锁单元103用以接收启动信号VsT与时脉信号CLKl，并据以输出闩锁 信号LS。开关单元105耦接控制单元101与闩锁单元103，用以接收控制信号CS、 闩锁信号LS、时脉信号CLK2以及参考电压VSS，并依据控制信号CS与闩 锁信号LS输出时脉信号CLK2或参考电压VSS (例如为一个接地电位或者为 一个负电压)。缓冲单元107耦接开关单元105，用以接收并缓冲输出时脉信
号CLK2或参考电压VSS。于本实施例中，控制单元101包括反相器INV1、反相器INV2，以及P 型晶体管Pl 。其中，反相器INV1的输入端用以接收启动信号VST。反相器INV2 的输入端耦接反相器INV1的输出端。P型晶体管Pl的栅极耦接反相器INV1 的输出端，P型晶体管Pl的第一漏极/源极耦接反相器INV2的输出端，而P 型晶体管P1的第二漏极/源极则用以输出控制信号CS。闩锁单元103包括N型晶体管N1、 P型晶体管P2、反相器INV3，以及 反相器INV4。其中，N型晶体管N1的栅极用以接收时脉信号CLK1，而N 型晶体管Nl的第一漏极/源极则用以接收启动信号VST。 P型晶体管P2的栅 极用以接收时脉信号CLK1 ，而P型晶体管P2的第一漏极/源极则耦接N型晶 体管Nl的第二漏极/源极。反相器INV3的输出端耦接P型晶体管P2的第二 漏极/源极。反相器INV4的输入端耦接N型晶体管N1的第二漏极/源极，而 反相器INV4的输出端则耦接反相器INV3的输入端，并用以输出闩锁信号 LS。开关单元105包括N型晶体管N2 N4。其中，N型晶体管N2的栅极用 以接收控制信号CS， N型晶体管N2的第一漏极/源极用以接收时脉信号 CLK2，而N型晶体管N2的第二漏极/源极则用以输出时脉信号CLK2。 N型 晶体管N3的栅极用以接收闩锁信号LS， N型晶体管N3的第一漏极/源极用 以接收控制信号CS，而N型晶体管N3的第二漏极/源极则耦接N型晶体管 N2的第二漏极/源极。N型晶体管N4的栅极用以接收闩锁信号LS， N型晶体 管N4的第一漏极/源极耦接N型晶体管N2的第二漏极/源极，而N型晶体管 N4的第二漏极/源极则用以接收参考电压VSS。缓冲单元107包括反相器INV5与反相器INV6 (缓冲单元107中所包含 的反相器的颗数可依实际负载需求而变更，但若开关单元105中的N型晶体 管N2与N4的驱动能力足够的话(亦即将N型晶体管N2与N4的尺寸做的 很大)，亦可将缓冲单元107整个省略)。其中，反相器INV5的输入端用以接 收时脉信号CLK2或参考电压VSS。反相器INV6的输入端耦接反相器INV5 的输出端，而反相器INV6的输出端则用以输出缓冲过后的时脉信号CLK2或 参考电压VSS。于本实施例中，时脉信号CLK1与时脉信号CLK2皆为周期性的脉冲信 号，且彼此间的脉冲信号实质上不重迭。另外，时脉信号发生第1次脉冲信 号的时间早于时脉信号CLK2发生第1次脉冲信号的时间。再者，启动信号 VsT的上升边缘不得超过时脉信号CLKl发生第1次脉冲信号的下降边缘，而 启动信号VST的下降边缘实质上不得超过时脉信号CLK1发生第2次脉冲信号 的上升边缘，且启动信号VsT的下降边缘更不得超前时脉信号CLK1发生第1 次脉冲信号的下降边缘。为了要清楚说明移位寄存器100的运作原理，图2绘示为图1的移位寄 存器100的操作时序波形图。请合并参照图1及图2，当控制单元101在时间 ti接收到启动信号VsT时，由于启动信号VsT为高准位，所以P型晶体管P1 会被导通，从而使得控制单元101会输出一个高准位的控制信号CS给N型 晶体管N2的栅极。如此一来，N型晶体管N2也会被导通。于本实施例中， 假设N型晶体管N2的尺寸做的很大。另一方面，由于闩锁单元103在时间&亦会接收到高准位的时脉信号 CLK1，所以N型晶体管N1会被导通，而P型晶体管P2会被截止，从而使 得闩锁单元103会输出一个低准位的闩锁信号LS给N型晶体管N3与N4的 栅极。如此一来，N型晶体管N3与N4会被截止。基此可知，当控制单元101与闩锁单元103于时间t广t2的期间各别接收 到高准位的启动信号VsT与时脉信号CLK1时，低准位的时脉信号CLK2会被 提供至缓冲单元107，从而使得缓冲单元107于时间t广t2的期间会缓冲输出低 准位的时脉信号CLK2。紧接着，由于启动信号VsT的上升边缘不得超过时脉信号CLKl发生第1 次脉冲信号的下降边缘，而启动信号VST的下降边缘实质上不得超过时脉信号 CLK1发生第2次脉冲信号的上升边缘，且启动信号VST的下降边缘更不得超 前时脉信号CLKl发生第1次脉冲信号的下降边缘，亦即启动信号Vst的下降边缘可落在时间t2 t6之间。因此，当时脉信号CLKl于时间t2转为低准位时，闩锁单元103的闩锁 机制即被启动，此时N型晶体管N1会被截止，而P型晶体管P2会被导通， 从而使得闩锁单元103于时间t2~t3的期间所输出的闩锁信号LS会被维持在低 准位。如此一来，N型晶体管N3与N4于时间t2 t3的期间仍然会被截止，从 而使得缓冲单元107于时间t2~t3的期间会缓冲输出低准位的时脉信号CLK2。之后，当启动信号VsT于时间t3转为低准位时，由于P型晶体管P1会被截止，以至于控制单元101便不再输出控制信号CS给N型晶体管N2的栅极， 故而使得N型晶体管N2的栅极会处在浮置(Floating)的状态，但由于N型 晶体管N2的栅极于时间t3之前是接收高准位的控制信号CS，所以N型晶体 管N2于时间t3 t6的期间仍然会持续被导通。另外，由于闩锁单元103于时间t3~t6的期间所输出的闩锁信号LS仍会被 维持在低准位，故而N型晶体管N3与N4于时间t3~t6的期间仍然会被截止。 如此一来，缓冲单元107各别于时间t3~t4、 t4~t5以及t5 t6的期间便会缓冲输 出低、高、低准位的时脉信号CLK2。最后，当时脉信号CLK1于时间t6转为高准位时，由于N型晶体管N1 会被导通，而P型晶体管P2会被截止，以至于闩锁单元101会接收到低准位的启动信号VsT。如此一来，假设启动信号VsT于时间t6之后不再改变状态的条件下，闩锁单元103所输出的闩锁信号LS会变为高准位，以至于N型晶体 管N3与N4于时间t6之后会被导通，从而使得缓冲单元107于时间16之后会 转为缓冲输出参考电压VSS，藉以防止缓冲单元107的输出OUT处于浮置的 状态，进而增加移位寄存器100的稳定度与正确性。基于上述实施例所揭示的内容可知，当启动信号VsT于时间t3转为低准位 时，由于P型晶体管P1会被截止，以至于控制单元101便不再输出控制信号 CS给N型晶体管N2的栅极，故而使得N型晶体管N2的栅极会处在浮置的 状态，但由于N型晶体管N2的栅极于时间t3之前是接收高准位的控制信号 CS，所以N型晶体管N2于时间t3 t6的期间仍然会持续被导通。如此一来，虽然N型晶体管N2于时间t3~t6的期间仍然会持续被导通， 但由于N型晶体管N2的栅极于时间t3 t6的期间是处于浮置的状态，以至于 N型晶体管N2于时间tr^的期间的开关动作便很容易受外界噪声或其他因素 的影响，例如受时脉信号CLK1的耦合(coupling)影响，而产生不可预期的 误动作。也亦因如此，图3绘示为本发明另一实施例的移位寄存器300的电路图。 请合并参照图i及图3，移位寄存器300与移位寄存器100的电路架构及运作 原理皆类似，而唯一不同之处在于反相器INV4的输入端更用以接收控制信号 CS，亦即反相器INV4的输入端更会耦接至N型晶体管N2的栅极。如此一来，当启动信号VST于时间t3转为低准位时，虽然P型晶体管P1 会被截止，以至于控制单元101便不再输出控制信号CS给N型晶体管N2的 栅极，但是此时N型晶体管N2的栅极却会接收到反相器INV4的输入端的高 准位(反相器INV4的输入端的高准位是由反相器INV3的输出端经由P型晶 体管P2所提供)，从而使得N型晶体管N2的栅极免除处于浮置的状态(因 为N型晶体管N2的栅极此时是由反相器INV3的输出端所驱动)，以至于N 型晶体管N2于时间t3~t6的开关动作会相对稳定，从而使得移位寄存器300 的稳定度与正确性会优于移位寄存器100。图4绘示为本发明另一实施例的移位寄存器400的电路图。请合并参照 图1及图4，移位寄存器400与移位寄存器100的电路架构及运作原理皆类似， 而不同之处在于P型晶体管P1的第一漏极/源极更可(亦即不是必要)通过P 型晶体管P1'耦接至反相器INV2的输出端。其中，P型晶体管P1'的栅极耦接 反相器INV1的输出端，P型晶体管Pl'的第一漏极/源极耦接反相器INV2的 输出端，而P型晶体管P1'的第二漏极/源极则耦接至P型晶体管P1的第一漏
极/源极。另外，N型晶体管N4的第一漏极/源极更可(亦即不是必要)通过N型 晶体管N4'耦接至N型晶体管N2的第二漏极/源极。其中，N型晶体管N4' 的栅极耦接N型晶体管N4的栅极，N型晶体管N4'的第一漏极/源极耦接N 型晶体管N4的第一漏极/源极，而N型晶体管N4'的第二漏极/源极则耦接至 N型晶体管N2的第二漏极/源极。如此一来，P型晶体管Pl与Pl，以及N型晶体管N4与N4，即会各别形成 双门(dual gate) P型晶体管与双门N型晶体管，藉以来降低P型晶体管P1 与N型晶体管N4所产生的漏电流(leakage current),进而达到省电的目的。在此值得一提的是，在本发明其他实施例中，只要P型晶体管P1与N型 晶体管N4其中之一以对应的双门P型/N型晶体管取代的话，就可达到省电 的目的，故而不需强制P型晶体管Pl与N型晶体管N4皆要换成对应的双门 P型/N型晶体管。相似地，图3所揭示的移位寄存器300的P型晶体管Pl与 N型晶体管N4亦可全部或者择一以对应的双门P型/N型晶体管取代之，从 而达到省电的目的。图5绘示为本发明另一实施例的移位寄存器500的电路图。请合并参照 图1与图3 图5，移位寄存器500与移位寄存器100、 300、 400的电路架构 及运作原理皆类似，而不同之处乃在于移位寄存器500的N型晶体管N2'的 尺寸比移位寄存器100、 300、 400的N型晶体管N2的尺寸相对为小。基于上述可知，当启动信号VsT于时间t3转为低准位时，由于P型晶体管Pl会被截止，以至于控制单元101便不再输出控制信号CS给N型晶体管 N2'的栅极，故而使得N型晶体管N2'的栅极会处在浮置的状态，但由于N型 晶体管N2'的栅极于时间t3之前是接收高准位的控制信号CS，所以N型晶体 管N2'于时间t3~t6的期间仍然会持续被导通。然而，由于N型晶体管N2，的尺寸比移位寄存器100、 300、 400的N型 晶体管N2的尺寸相对为小，以至于N型晶体管N2'的栅极、源极与漏极间的 寄生电容的容值会较小，从而使得N型晶体管N2，的栅极处在浮置状态下所保持的高准位时间会较短，亦即可能无法于时间t3~t6的期间持续保持在高准位，从而使得移位寄存器500产生不必要的错误运作。有鉴于此，移位寄存器500的开关单元105'就必需更包括N型晶体管N5。 其中，N型晶体管N5的栅极耦接N型晶体管N2'的栅极，而N型晶体管N5 的第一漏极/源极与其第二漏极/源极则耦接至N型晶体管N2'的第二漏极/源 极。如此一来，N型晶体管N5便会形成一个晶体管电容(transistor capacitor), 藉此来拉长N型晶体管N2'的栅极于时间t3 t6的期间处在浮置状态下所保持 的高准位的时间，从而确保移位寄存器500的正确运作。图6绘示为本发明另一实施例的移位寄存器600的电路图。请合并参照 图1及图6，移位寄存器600与移位寄存器100的电路架构及运作原理皆类似， 而不同之处在于移位寄存器600的闩锁单元103'中省略了移位寄存器100的 闩锁单元103中的P型晶体管P2。然而，为了要确保移位寄存器600的闩锁单元103'正确执行闩锁机制， 故而本实施例特将移位寄存器600的闩锁单元103'中的反相器INV3'的驱动 能力设计的弱于/低于反相器INV4'的驱动能力。如此一来，即可确保移位寄 存器600的闩锁单元103'正确执行闩锁机制。另外，在上述众多实施例所述 及达到省电目的的技术方案以及提升移位寄存器的稳定度与正确性的技术方 案皆可落诸实行在移位寄存器600中，故在此并不再加以赘述。图7绘示为本发明另一实施例的移位寄存器700的电路图。请合并参照 图1及图7，移位寄存器700与移位寄存器100的电路架构及运作原理皆类似， 而不同之处在于移位寄存器700的闩锁单元103'中同样省略了移位寄存器100 的闩锁单元103中的P型晶体管P2。然而，为了要确保移位寄存器700的闩锁单元103'正确执行闩锁机制， 故而于反相器INV3的输出端与N型晶体管Nl的第二漏极/源极间多增设了 一颗电阻R，藉以削减反相器INV3的输出信号的能量。如此一来，即可确保
移位寄存器700的闩锁单元103，正确执行闩锁机制。相似地，在上述众多实 施例所述及达到省电目的的技术方案以及提升移位寄存器的稳定度与正确性 的技术方案皆可落诸实行在移位寄存器700中，故在此并不再加以赘述。图8绘示为本发明另一实施例的移位寄存器800的电路图。请合并参照 图1及图8，移位寄存器800与移位寄存器100的电路架构及运作原理皆类似， 而不同之处在于移位寄存器800的缓冲单元107'中利用一个数字逻辑门 (digital logic gate)来取代移位寄存器100的缓冲单元107中的反相器INV5。于本实施例中，缓冲单元107'用以接收时脉信号CLK2或参考电压VSS， 并依据输出使能信号OE而决定是否缓冲输出时脉信号CLK2或参考电压 VSS。更清楚来说，缓冲单元107'包括与非门(NAND gate)NA与反相器INV6。 其中，与非门NA的第一输入端用以接收时脉信号CLK2或参考电压VSS， 而与非门NA的第二输入端则用以接收输出使能信号0E。反相器INV6的输 入端耦接与非门NA的输出端，而反相器INV6的输出端则用以输出缓冲过后 的时脉信号CLK2或参考电压VSS。在此值得一提的是，以与非门NA搭配输出使能信号OE的方式来取代移 位寄存器100的缓冲单元107中的反相器INV5的目的乃是为了要达到直接使 能/禁能(enable/disable)移位寄存器800。如此一来，不但可以达到省电的效 果，且更可以确保移位寄存器800整合于例如LTPS面板而不执行运作时，能 够全然不影响LTPS面板的显示品质。然而，在本发明的其他实施例中，可视移位寄存器800的实际操作需求， 而利用或非门(NORgate)来取代与非门NA。再者，在上述众多实施例所述 及达到省电目的的技术方案以及提升移位寄存器的稳定度与正确性的技术方 案皆可落诸实行在移位寄存器800中，故在此并不再加以赘述。从另一观点来看，图9绘示为本发明一实施例的移位寄存装置900的部 分电路图。请合并参照图1及图9,移位寄存装置900包括多个彼此串接在一 起的移位寄存器(图9中仅绘示2个移位寄存器901与903，藉以方便说明本实施例)。于本实施例中，移位寄存器901与903与移位寄存器100的电路架 构及运作原理皆类似，故而在此并不再加以赘述。然而，在此值得一提的是，移位寄存器卯l与903在进行串接(cascade) 时，N型晶体管Nl的栅极与N型晶体管N2的第一漏极/源极所各别接收的 时脉信号CLK1、 CLK2必须交替互换。举例来说，由图9所揭示的电路图中 应可清楚看出，移位寄存器901的N型晶体管Nl的栅极为接收时脉信号 CLK1,但移位寄存器903的N型晶体管Nl的栅极却为接收时脉信号CLK2; 另外，移位寄存器901的N型晶体管N2的第一漏极/源极为接收时脉信号 CLK2，但移位寄存器903的N型晶体管N2的第一漏极/源极却为接收时脉信 号CLK1。如此一来，移位寄存装置900才得以能正常运作。为了要清楚说明移位寄存装置900的运作原理。图10绘示为图9的移位 寄存装置900的操作时序图。请合并参照图9及图10,于本实施例中，时脉 信号CLK1、 CLK2皆为周期性的脉冲信号，且彼此间的脉冲信号实质上不重 迭。另外，时脉信号CLK1发生第1次脉冲信号的时间早于时脉信号CLK2 发生第1次脉冲信号的时间。除此之外，移位寄存装置900的第1个移位寄存器(亦即移位寄存器卯l) 的控制单元101所接收的启动信号VST的上升边缘不得超过时脉信号CLK1 发生第1次脉冲信号的下降边缘，而移位寄存器901的控制单元101所接收 的启动信号VST的下降边缘实质上不得超过时脉信号CLK1发生第2次脉冲信 号的上升边缘，且移位寄存器901的控制单元101所接收的启动信号Vst的下 降边缘更不得超前时脉信号CLK1发生第1次脉冲信号的下降边缘。在此值得一提的是，移位寄存器901的控制单元101所接收的启动信号 VsT是由外部控制系统/装置所供给。举例来说，当移位寄存装置900为应用 在LTPS面板上时，移位寄存器901的控制单元101所接收的启动信号Vst可 由时序控制器(timing controller, T-con)所供给，但并不限制于此， 一切端视 移位寄存装置900所应用的场合来决定。
另一方面，移位寄存装置卯O的第j个移位寄存器(j为偶数正整数，例如为移位寄存器903)的控制单元101所接收的启动信号即为移位寄存器卯l 的开关单元105所输出的高准位的时脉信号CLK2。再者，移位寄存装置卯0 的第k个移位寄存器(k为大于1的奇数正整数，例如为移位寄存装置900的 第3个移位寄存器，未绘示)的控制单元101所接收的启动信号即为移位寄 存器卯3的开关单元105所输出的高准位的时脉信号CLK1。基于上述所揭示的内容及图IO可看出，移位寄存装置900的每一级移位 寄存器的输出信号已为非重迭的传递控制信号。再者，若欲使移位寄存装置 900的每一级移位寄存器的输出为重迭的传递控制信号的话，于本实施例可通 过改变时脉信号CLK1、 CLK2的使能时间的方式来达到，亦即将时脉信号 CLK1、 CLK2的使能时间拉长，但调整过后的时脉信号CLK1、 CLK2间的脉冲信号实质上还是不得重迭在一起。另外，上述实施例所述及的移位寄存器 300、 400、 500、 600、 700、 800的电路架构同样可实现在图9的移位寄存器 901与卯3中。虽然上述实施例的移位寄存装置900仅以两个移位寄存器901与903来 做说明，但以本领域的技术人员在参照上述众多实施例的内容过后，应当不 难类推甚至推演出移位寄存装置900具备两个以上的移位寄存器的实施态样 及运作方式，故在此并不再加以赘述。然而,现今移位寄存装置皆需具备双向传输的能力，藉以满足整合于LTPS 面板的感测系统为因应某些特殊操作方式所需的控制信号。藉此，图11绘示 为本发明另一实施例的移位寄存装置1100的简易方块示意图。请合并参照图 9及图11，于本实施例中，移位寄存装置1100中的移位寄存器901的控制单 元101会通过双向传输门(transmission gate) TG1来接收启动信号VST—D1，并 通过双向传输门TG2来接收移位寄存器903的输出信号。另外，移位寄存装置1100中的移位寄存器903的控制单元101会通过双 向传输门TG4来接收启动信号VST D2，并通过另一个双向传输门TG3来接收 移位寄存器901的输出信号。其中，每一双向传输门TG1 TG4皆受控于两个 方向传输信号D1、 D2。于本实施例中，当移位寄存装置1100欲从移位寄存器901的方向传递至 移位寄存器903时，本实施例仅需对应提供方向传输信号Dl、 D2给每一双 向传输门TG1 TG4，藉以致使移位寄存器901的控制单元101先会通过双向 传输门TG1来接收启动信号VST—D1，之后移位寄存器903的控制单元101才 会通过双向传输门TG3来接收移位寄存器90i的输出信号。另一方面，当移位寄存装置1100欲从移位寄存器903的方向传递至移位 寄存器901时，本实施例仅需对应提供方向传输信号Dl、 D2给每一双向传 输门TG1 TG4，藉以致使移位寄存器903的控制单元101先会通过双向传输 门TG4来接收启动信号Vst一d2，之后移位寄存器901的控制单元101才会通 过双向传输门TG2来接收移位寄存器903的输出信号。如此一来，即可致使 移位寄存装置1100形成双向移位寄存装置(bidirectional shift register apparatus )。综上所述，本发明所提出的移位寄存装置及其移位寄存器的电路架构是 采用动态电路架构，故而所需布局面积较小以利于整合在例如LTPS面板上， 且其更可产生各式(包含重迭与非重迭)的传递控制信号，以满足整合于LTPS 面板的感测系统为因应某些特殊操作方式所需的控制信号，或者更可应用于 有机发光二极管(OLED)显示器中用以补偿像素的阈值电压(threshold voltage, Vth)变异的补偿电路。虽然本发明已以多个实施例揭露如上，然其并非用以限定本发明，任何 所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的 更动与润饰，因此本发明的保护范围当以权利要求所界定范围为准。
权利要求
1. 一种移位寄存器，其特征在于，所述移位寄存器包括一控制单元，用以接收一启动信号，并据以决定是否输出一控制信号；一闩锁单元，用以接收所述启动信号与一第一时脉信号，并据以输出一闩锁信号；以及一开关单元，耦接所述控制单元与所述闩锁单元，用以接收所述控制信号、所述闩锁信号、一第二时脉信号以及一参考电压，并依据所述控制信号与所述闩锁信号输出所述第二时脉信号或所述参考电压。
2. 如权利要求1所述的移位寄存器，其特征在于，所述控制单元包括 一第一反相器，其输入端用以接收所述启动信号； 一第二反相器，其输入端耦接所述第一反相器的输出端；以及 一第一晶体管，其栅极耦接所述第一反相器的输出端，其第一漏极/源极耦接所述第二反相器的输出端，而其第二漏极/源极则用以输出所述控制信号。
3. 如权利要求2所述的移位寄存器，其特征在于，所述第一晶体管的第 一漏极/源极更通过一第二晶体管耦接至所述第二反相器的输出端。
4. 如权利要求3所述的移位寄存器，其特征在于，所述第二晶体管的栅 极耦接所述第一反相器的输出端，所述第二晶体管的第一漏极/源极耦接所述 第二反相器的输出端，而所述第二晶体管的第二漏极/源极则耦接至所述第一 晶体管的第一漏极/源极。
5. 如权利要求1所述的移位寄存器，其特征在于，所述闩锁单元包括 一晶体管，其栅极用以接收所述第一时脉信号，而其第一漏极/源极则用以接收所述启动信号；一第一反相器，其输出端耦接所述晶体管的第二漏极/源极；以及 一第二反相器，其输入端耦接所述晶体管的第二漏极/源极，而其输出端则耦接所述第一反相器的输入端，并用以输出所述闩锁信号。
6. 如权利要求5所述的移位寄存器，其特征在于，所述第一反相器的输 出端更通过一电阻耦接至所述晶体管的第二漏极/源极。
7. 如权利要求6所述的移位寄存器，其特征在于，所述第一反相器的驱 动能力低于所述第二反相器的驱动能力。
8. 如权利要求1所述的移位寄存器，其特征在于，所述移位寄存器更包括一缓冲单元，耦接所述开关单元，用以接收并缓冲输出所述第二时脉信 号或所述参考电压。
9. 如权利要求8所述的移位寄存器，其特征在于，所述缓冲单元包括一第一反相器，其输入端用以接收所述第二时脉信号或所述参考电压；以及一第二反相器，其输入端耦接所述第一反相器的输出端，而其输出端则 用以输出缓冲过后的所述第二时脉信号或所述参考电压。
10. 如权利要求1所述的移位寄存器，其特征在于，所述移位寄存器更包括一缓冲单元，耦接所述开关单元，用以接收所述第二时脉信号或所述参 考电压，并依据一输出使能信号而决定是否缓冲输出所述第二时脉信号或所 述参考电压。
11. 如权利要求10所述的移位寄存器，其特征在于，所述缓冲单元包括 一数字逻辑门，其第一输入端用以接收所述第二时脉信号或所述参考电压，而其第二输入端则用以接收所述输出使能信号；以及一反相器，其输入端耦接所述数字逻辑门的输出端，而其输出端则用以 输出缓冲过后的所述第二时脉信号或所述参考电压。
12. 如权利要求11所述的移位寄存器，其特征在于，所述数字逻辑门为 一与非门与一或非门。
13. 如权利要求1所述的移位寄存器，其特征在于，所述第一与所述第二 时脉信号皆为一周期性的脉冲信号，且彼此间的脉冲信号实质上不重迭。
14. 如权利要求13所述的移位寄存器，其特征在于，所述第一时脉信号 发生第1次脉冲信号的时间早于所述第二时脉信号发生第1次脉冲信号的时 间。
15. 如权利要求14所述的移位寄存器，其特征在于，所述启动信号的上升边缘实质上不超过所述第一时脉信号发生第1次脉冲信号的下降边缘，而所述启动信号的下降边缘实质上不超过所述第一时脉信号发生第2次脉冲信 号的上升边缘，且所述启动信号的下降边缘不超前所述第一时脉信号发生第1 次脉冲信号的下降边缘。
全文摘要
本发明提供一种移位寄存器。所述移位寄存器包括控制单元、闩锁单元以及开关单元。其中，控制单元用以接收启动信号，并据以决定是否输出控制信号。闩锁单元用以接收启动信号与第一时脉信号，并据以输出闩锁信号。开关单元耦接控制单元与闩锁单元，用以接收控制信号、闩锁信号、第二时脉信号以及参考电压，并依据控制信号与闩锁信号输出第二时脉信号或参考电压。
文档编号G11C19/00GK101393775SQ20081017069
公开日2009年3月25日 申请日期2008年10月30日 优先权日2008年10月30日
发明者李宇轩, 陈忠君 申请人:友达光电股份有限公司