移位寄存器单元、阵列基板和显示装置的制作方法

本发明涉及显示领域，特别涉及一种移位寄存器单元、阵列基板和显示装置。

背景技术：

阵列基板行驱动(Gate driver On Array，GOA)技术相较于传统工艺而言，不仅节约了成本，实现显示面板两边对称的设计，还省去了芯片的绑定区域和例如扇出区的布线区域，有利于窄边框设计的实现。同时，由于GOA技术可以省去行方向上的芯片绑定工艺，对整体的产能、良率提升也有很大的帮助。

现有的GOA设计中，移位寄存器单元内设有控制信号输出的第一节点和控制信号复位的第二节点，并通常会设计二极管连接方式的薄膜晶体管(Thin Film Transistor，TFT)来利用时钟信号对第二节点进行周期性复位。由此，该TFT会在时钟信号的作用下长期处于开关交替的状态，因而很容易出现大的阈值电压漂移，影响第二节点的电位，导致本级输出信号异常，并会在移位寄存器单元的级联关系下将异常信号向下传递，造成大范围的显示异常。

目前行业内为了解决这一问题，一般会通过分压等手段降低上述TFT的栅极电压，以减轻其阈值电压漂移、增强移位寄存器单元的稳定性。然而，降低栅极电压所需要添加的TFT也会连接时钟信号，因而仍然存在阈值电压漂移的问题，长期作用下依然会造成输出信号异常。即，现有手段只能在一定程度上缓解信号失真，而并不能解决由此造成的输出信号异常的问题。

技术实现要素：

针对现有技术中的缺陷，本发明提供一种移位寄存器单元、阵列基板和显示装置，可以解决时钟信号导致晶体管阈值电压漂移，进而引发输出信号异常的问题。

第一方面，本发明提供了一种移位寄存器单元，包括：输出端，用于控制所述输出端处的信号输出的第一节点，以及用于控制所述输出端处和所述第一节点处的信号复位的第二节点，所述移位寄存器单元还包括：

第一晶体管，所述第一晶体管的栅极连接第三节点，源极和漏极中的一个连接第一时钟信号线，另一个连接所述第二节点；

第二晶体管，所述第二晶体管的栅极连接所述第三节点，源极和漏极中的一个连接所述第三节点，另一个连接所述第一时钟信号线；

分别连接所述第三节点和第二时钟信号线的充电模块，用于在第二时钟信号线上为有效电平时将所述第三节点处置为有效电平；

分别连接所述第三节点和所述第一时钟信号线的存储模块，用于在所述第三节点通过所述第二晶体管对所述第一时钟信号线进行放电时存储所述第二晶体管的阈值电压，并在所述第一时钟信号线通过所述第一晶体管变更所述第二节点处的电平时利用已存储的阈值电压补偿所述第一晶体管的阈值电压；

其中，所述第一晶体管和所述第二晶体管的阈值电压相同；所述第一时钟信号线上和所述第二时钟信号线上分别加载正相时钟信号和反相时钟信号中的一个。

在一种可能的实现方式中，在同一次时钟翻转的过程中，所述第一时钟信号线上由有效电平转为无效电平的时刻早于所述第二时钟信号线上由无效电平转为有效电平的时刻。

在一种可能的实现方式中，所述存储模块包括第一电容，所述第一电容的第一端连接所述第三节点，第二端连接所述第一时钟信号线。

在一种可能的实现方式中，所述充电模块包括第三晶体管，所述第三晶体管的栅极连接所述第二时钟信号线，源极和漏极中的一个连接所述第二时钟信号线，另一个连接所述第三节点。

在一种可能的实现方式中，所述移位寄存器单元还包括：

第四晶体管，所述第四晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第二时钟信号线，另一个连接所述输出端；

第二电容，所述第二电容的第一端连接所述第一节点，第二端连接所述输出端。

在一种可能的实现方式中，所述移位寄存器单元还具有输入端和复位端，所述移位寄存器单元还包括：

第五晶体管，所述第五晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述输入端，另一个连接所述第一节点；

第六晶体管，所述第六晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述第一节点，另一个连接无效电平电压线；

第七晶体管，所述第七晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述输出端，另一个连接无效电平电压线。

在一种可能的实现方式中，所述移位寄存器单元还包括：

所述第八晶体管，所述第八晶体管的栅极连接所述第一时钟信号线，源极和漏极中的一个连接所述输入端，另一个连接所述第一节点；

所述第九晶体管，所述第九晶体管的栅极连接所述第一时钟信号线，源极和漏极中的一个连接所述输出端，另一个连接所述无效电平电压线。

在一种可能的实现方式中，所述移位寄存器单元还包括：

第十晶体管，所述第十晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第一节点，另一个连接无效电平电压线；

第十一晶体管，所述第十一晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述输出端，另一个连接无效电平电压线；

第十二晶体管，所述第十二晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第二节点，另一个连接无效电平电压线

第二方面，本发明还提供了一种阵列基板，包括上述任意一种的移位寄存器单元。

第三方面，本发明还提供了一种显示装置，包括显示面板和上述任意一种的阵列基板。

由上述技术方案可知，由于第一晶体管与第二晶体管的栅极连接同样的信号，并且具有相同的阈值电压，因此可以认为其阈值电压漂移状况是等同的。从而，本发明中的存储模块可以在充电模块的配合下存储第二晶体管的阈值电压，来进行第一晶体管的阈值电压补偿，因而可以从根本上消除第一晶体管的阈值电压漂移对第二节点处电位的影响，解决由此引发的输出信号异常的问题。相比于现有技术，本发明可以提升移位寄存器单元的稳定性，实现更优的产品性能。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一个实施例提供的移位寄存器单元的结构框图；

图2是图1所示的移位寄存器单元的电路时序图；

图3是本发明一个实施例提供的移位寄存器单元的电路结构图；

图4是图3所示的移位寄存器单元的电路时序图；

图5是本发明又一实施例提供的移位寄存器单元的电路时序图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

图1是本发明一个实施例提供的移位寄存器单元的结构框图。参见图1，该移位寄存器单元包括输出端OUT，用于控制输出端OUT处的信号输出的第一节点PU，以及用于控制输出端OUT处和第一节点PU处的信号复位的第二节点PD。在一个示例中，第一节点PU处的高电平和低电平分别可以导通和截断输出端OUT与高电平电压线之间的连接，从而实现信号输出的控制；第二节点PD处的高电平和低电平分别可以导通和截断输出端OUT与低电平电压线之间的连接以及第一节点PU与低电平电压线之间的连接，从而实现信号复位的控制。在实施时，可以参照相关技术中的控制信号输出的第一节点的设置方式设置上述第一节点PU，并参照相关技术中的控制信号复位的第二节点的设置方式设置上述第二节点PD，本实施例对此不作具体限制。

参见图1，上述移位寄存器单元还包括第一晶体管M1、第二晶体管M2、存储模块11和充电模块12，其中：

第一晶体管M1和第二晶体管M2为阈值电压相同的N型晶体管，即可以在栅极连接高电平电压时形成源极与漏极之间的导通电流。第一晶体管M1的栅极连接第三节点NET1，源极和漏极中的一个连接第一时钟信号线CK1，另一个连接第二节点PD。第二晶体管M2的栅极连接第三节点NET1，源极和漏极中的一个连接第三节点NET1，另一个连接第一时钟信号线CK1。其中，第一时钟信号线CK1上和第二时钟信号线CK2上分别加载正相时钟信号CLK和反相时钟信号CLKB中的一个。

上述充电模块12分别连接第三节点NET1和第二时钟信号线CK2，该充电模块12用于在第二时钟信号线CK2上为高电平时将第三节点NET1处置为高电平。上述存储模块11分别连接第三节点NET1和第一时钟信号线CK1，该存储模块11用于在第三节点NET1通过第二晶体管M2对第一时钟信号线CK1进行放电时存储第二晶体管M2的阈值电压，并在第一时钟信号线CK1通过第一晶体管M1上拉第二节点PD处的电位时利用已存储的阈值电压补偿第一晶体管M1的阈值电压。

需要说明的是，上述高电平与低电平是相对于彼此而言较高和较低的两个预设电位或预设电位范围，并且在不同的电路节点处可以有不同的设置方式，本领域技术人员可以根据应用需求进行设置，本发明对此不做限制。

可以看出，由于第一晶体管M1与第二晶体管M2的栅极连接同样的信号，并且具有相同的阈值电压，因此可以认为其阈值电压漂移状况是等同的。从而，上述存储模块11可以在充电模块12的配合下存储第二晶体管M2的阈值电压，来进行第一晶体管M1的阈值电压补偿，使得第一晶体管M1的阈值电压漂移不会对第二节点PD的上拉造成影响，因而可以从根本上消除晶体管的阈值电压漂移对下拉节点处电位的影响，解决由此引发的输出信号异常的问题。

作为一种示例，图2是图1所示的移位寄存器单元的电路时序图。参见图2，第一时钟信号线CK1上加载有占空比小于50％的反相时钟信号，第二时钟信号线CK2上加载有占空比小于50％的正相时钟信号(作为一种示例，正相时钟信号和反相时钟信号的占空比可以都为40％)。并且，在同一次时钟翻转的过程中，第二时钟信号线CK2上由高电平转为低电平的时刻早于第一时钟信号线CK1上由低电平转为高电平的时刻，例如图2中一个第二时钟信号线CK2上由高电平转为低电平的第一时刻t1，早于第一时钟信号线CK1上由低电平转为高电平的第二时刻t2，第一时刻t1到第二时刻t2的时间即为一次时钟翻转的过程。参见图1和图2，基于这样的时钟信号，上述移位寄存器单元在一个时钟周期内的工作流程如下所述：

第一阶段Ⅰ中：第一时钟信号线CK1上加载低电平，第二时钟信号线CK2上加载高电平，此时充电模块12将第三节点NET1置为一个高电平的初始电压Vini，并使得第一晶体管M1和第二晶体管M2都开启。此时，由于第二晶体管M2开启，存在由第三节点NET1流向第一时钟信号线CK1的电流。因此，第一阶段I内第三节点NET1处能够维持在初始电压Vini上，是充电模块12的电位上拉作用与第二晶体管M2的电位下拉作用之间动态平衡的结果。容易理解的是，初始电压Vini显然需要高于第一晶体管M1和第二晶体管M2的阈值电压Vth才能使第三节点NET1达到高电平。如图2所示，本实施例中的初始电压Vini高于时钟信号的低电平电压V0(即电路的参考电压，为叙述方便，设其数值为零)和两个晶体管的阈值电压Vth，并且低于时钟信号的高电平电压Vck。

第二阶段Ⅱ中：第一时钟信号线CK1上仍为低电平，第二时钟信号线CK2上由高电平转为低电平，此时充电模块12停止上拉第三节点NET1处的电位，使得第三节点NET1通过第二晶体管M2对第一时钟信号线CK1进行放电。根据晶体管的器件特性可知，放电过程将会一直持续到第三节点NET1处的电压比第一时钟信号线CK1上的低电平电压V0高出Vth为止，从而存储模块11可以存储此时第三节点NET1与第一时钟信号线CK1之间的电压差Vth，以用于后续过程中的阈值电压补偿。

第三阶段Ⅲ中：第二时钟信号线CK2上仍为低电平，第一时钟信号线CK1上由低电平转为高电平，此时存储模块11可以通过保持第三节点NET1与第一时钟信号线CK1之间的电压差Vth，使得第三节点NET1处跳变为大小等于Vck+Vth的高电平电压，从而使得第一晶体管M1和第二晶体管M2都开启。此时，第三节点NET1与第一时钟信号线CK1之间的电压差仍保持为Vth，所以第二晶体管M2不会在第三节点NET1与第一时钟信号线CK1之间形成电流。由于不存在电流的流入和流出，所以此阶段内第三节点NET1处会一直保持在大小等于Vck+Vth的高电平电压上。

如上所述，在第三阶段Ⅲ中第一晶体管M1会在第三节点NET1的高电平电压作用下开启，能够形成从第一时钟信号线CK1流向第二节点PD的电流。即，第一时钟信号线CK1能够通过第一晶体管M1上拉第二节点PD处的电位，上拉电流Ids的大小可以表示为：

式中，载流子迁移率μ和单位面积栅绝缘层的电容值C_ox通常是由形成材料决定的，沟道宽长比W/L是由晶体管内部结构决定的，这里均可以视为常数。而由于阈值电压Vth的相互抵消，上拉电流Ids不再与第一晶体管M1和第二晶体管M2的阈值电压Vth的大小有关，即实现了存储单元11所存储的阈值电压对第一晶体管M1的阈值电压补偿。

第四阶段Ⅳ中：第二时钟信号线CK2上仍为低电平，第一时钟信号线CK1上由高电平转为低电平，此时存储模块11可以通过保持第三节点NET1与第一时钟信号线CK1之间的电压差Vth，使得第三节点NET1处跳变为大小等于Vth的低电平电压。可理解的是，在进入下一个第一阶段Ⅰ时，第三节点NET1处又会在充电模块12的作用下被置为初始电压Vini，从而重复上述第一阶段I至第四阶段Ⅳ的过程。

可以看出的是，基于上述第二晶体管M2、上述存储模块11和上述充电模块12组成的电路结构，可以在通过第一晶体管M1上拉第二节点PD处电位时消除第一晶体管M1的阈值电压所造成的影响，使得第一晶体管M1的阈值电压漂移不会对第二节点PD的上拉造成影响，因而可以从根本上消除晶体管的阈值电压漂移对下拉节点处电位的影响，解决由此引发的输出信号异常的问题。相比于现有技术而言，本发明可以提升移位寄存器单元的稳定性，实现更优的产品性能。

关于图2所示的电路时序，需要说明的是：为了使第三节点NET1处能在第三阶段Ⅲ之前达到阈值电压Vth的大小，第二阶段Ⅱ的时长需要不短于第三节点NET1从初始电压Vini降至阈值电压Vth这一过程需要的时间长短。由于该过程需要的时间长短与(Vini-Vth)的大小、第二晶体管M2的形成材料和结构等因素都有关系，因此在实施时可以根据这些因素设置第一时钟信号线CK1和第二时钟信号线CK2上的时钟信号(比如设置包括占空比的参量)，使得同一次时钟翻转的过程中第二时钟信号线上由高电平转为低电平的时刻与第一时钟信号线上由低电平转为高电平的时刻之间的时间差大于第三节点从初始电压降至阈值电压所需要的时间，从而进一步提升移位寄存器单元的工作稳定性。然而由于第一时钟信号线CK1上由低电平转为高电平也是需要时间的，而且这一时间可能大于第三节点从初始电压降至阈值电压所需要的时间，因而在此情况下可将正向时钟信号和反相时钟信号设置为占空比50％且彼此严格反相，同样可以实现上述第一阶段Ⅰ到第四阶段Ⅳ所述的过程。

图3是本发明一个实施例提供的移位寄存器单元的电路结构图。参见图3，本发明实施例的移位寄存器单元不仅具有输出端OUT，还具有输入端IN和复位端Reset，外部信号线除了第一时钟信号线CK1和第二时钟信号线CK2之外还包括低电平电压线Vss。

参见图3，存储模块11具体包括第一电容C1，该第一电容C1的第一端连接第三节点NET1，第二端连接第一时钟信号线CK1。由此，可以利用电容能够存储电荷以及两端电压不会发生突变的性质实现上述存储模块11的功能，包括：在上述第一阶段Ⅰ中通过充电使两端电压变为初始电压Vini，在上述第二阶段Ⅱ中通过放电使两端电压降为阈值电压Vth，并在第三阶段Ⅲ中将两端电压保持为阈值电压Vth。

参见图3，充电模块12具体包括第三晶体管M3，该第三晶体管M3的栅极连接第二时钟信号线CK2，源极和漏极中的一个连接第二时钟信号线CK2，另一个连接第三节点NET1。由此，可以利用二极管连接方式的晶体管实现上述充电模块12的功能，包括：在上述第一阶段Ⅰ中在第二时钟信号线CK2上的高电平电压的作用下将第三节点NET1处置为初始电压Vini，在上述第二阶段Ⅱ和第三阶段Ⅲ中断开第二时钟信号线CK2与第三节点NET1之间的连接。

参见图3，上述移位寄存器单元还包括第四晶体管M4和第二电容C2，该第四晶体管M4的栅极连接第一节点PU，源极和漏极中的一个连接第二时钟信号线CK2，另一个连接输出端OUT；该第二电容C2的第一端连接第一节点PU，第二端连接输出端OUT。基于第四晶体管M4和第二电容C2所组成的电路结构，能够实现第一节点PU处电位控制下的自举式的信号输出，有利于提升信号输出质量，优化电路性能。

参见图3，上述移位寄存器单元还包括第五晶体管M5、第六晶体管M6和第七晶体管M7，该第五晶体管M5的栅极连接输入端IN，源极和漏极中的一个连接输入端IN，另一个连接第一节点PU；该第六晶体管M6的栅极连接复位端Reset，源极和漏极中的一个连接第一节点PU，另一个连接低电平电压线Vss；该第七晶体管M7的栅极连接复位端Reset，源极和漏极中的一个连接输出端OUT，另一个连接低电平电压线Vss。基于第五晶体管M5，能够实现输入端IN处电位控制下的第一节点PU的上拉。基于第六晶体管M6和第七晶体管M7所组成的电路结构，能够实现复位端Reset处电位控制下的第一节点PU处和输出端OUT处的信号复位。

参见图3，上述移位寄存器单元还包括第八晶体管M8和第九晶体管M9，该第八晶体管M8的栅极连接第一时钟信号线CK1，源极和漏极中的一个连接输入端IN，另一个连接第一节点PU；该第九晶体管M9的栅极连接第一时钟信号线CK1，源极和漏极中的一个连接输出端OUT，另一个连接低电平电压线Vss。基于第八晶体管M8和第九晶体管M9所组成的电路结构，能够利用第一时钟信号线CK1辅助进行第一节点PU处的电位上拉和输出端OUT处的信号复位，有利于减小信号时延，提升电路性能。

参见图3，上述移位寄存器单元还包括第十晶体管M10、第十一晶体管M11和第十二晶体管M12，该第十晶体管M10的栅极连接第二节点PD，源极和漏极中的一个连接第一节点PU，另一个连接低电平电压线Vss；该第十一晶体管M11的栅极连接第二节点PD，源极和漏极中的一个连接输出端OUT，另一个连接低电平电压线Vss；该第十二晶体管M12的栅极连接第一节点PU，源极和漏极中的一个连接第二节点PD，另一个连接低电平电压线Vss。

需要说明的是，图3中示出的晶体管均为N型晶体管，即可以通过相同制作工艺形成以降低制造成本。根据晶体管具体类型的不同，可以设置其源极和漏极分别所具有的连接关系，以与流过晶体管的电流的方向相匹配；在晶体管具有源极与漏极对称的结构时，源极和漏极可以视为不作特别区分的两个电极。

图4是图3所示的移位寄存器单元的电路时序图。参见图4，上述移位寄存器单元的工作阶段主要包括输入时段Tn-1、输出时段Tn和复位时段Tn+1。参见图3和图4，上述移位寄存器单元的工作原理简述如下：

输入时段Tn-1之前，第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4所组成的电路结构能够按照图2所示的时序，在每一个时钟周期的第三阶段Ⅲ内上拉第二节点PD处的电位，使得第二节点PD处一直保持高电平。在第二节点PD处高电平的作用下，第十晶体管M10和第十一晶体管M11能将第一节点PU处和输出端OUT处保持为低电平电压线Vss提供的低电平，移位寄存器单元不进行信号的输出。

输入时段Tn-1中，输入端IN处转为高电平，此时第一时钟信号线CK1上为高电平，第二时钟信号线CK2上为低电平，第五晶体管M5和第八晶体管M8处于开启状态，使得第一节点PU处被上拉至输入端IN处提供的高电平；同时第九晶体管M9也处于开启状态，使得输出端OUT处被保持为低电平电压线Vss提供的低电平。在第一节点PU处的高电平作用下，第四晶体管M4和第十二晶体管M12处于开启状态，使得第二节点PD处被强制置为低电平电压线Vss提供的低电平(可以例如通过设置第十二晶体管M12的宽长比大于第一晶体管M1的宽长比实现)，同时第二时钟信号线CK2与输出端OUT之间导通。该时段中，第二电容C2两端在充电结束后具有了大小约等于Vck的电位差。

输入时段Tn-1与输出时段Tn之间，第一时钟信号线CK1上由高电平转为低电平，第五晶体管M5和第八晶体管M8关闭，停止对第一节点PU处的电位上拉；第九晶体管M9关闭，停止对输出端OUT处的电位下拉，从而移位寄存器单元内除第三节点NET1处之外的其他电路节点均保持原有电位，移位寄存器单元不进行信号的输出。

输出时段Tn中，第一时钟信号线CK1上仍为低电平，第二时钟信号线CK2上由低电平转为高电平，使得第一节点PU处在第二电容C2的电荷保持作用下跳变为大小约等于两倍Vck的电压。从而，第四晶体管M4工作在饱和区，以一很大的上拉电流上拉输出端OUT处的电位，使得输出端OUT处很快被置为高电平，实现上述自举式的信号输出。该时段内，第二节点PD处仍在第十二晶体管M12的下拉作用下保持为低电平，第三节点NET1处在上述第一阶段Ⅰ中被置为初始电压Vini。

输出时段Tn与复位时段Tn+1之间，第二时钟信号线CK2上由高电平转为低电平，第一节点PU处的电位跳变回输入时段Tn-1时的状态，输出端OUT处会在开启的第四晶体管M4的作用下被置为低电平。同时，第三节点NET1处在上述第二阶段Ⅱ中降低至阈值电压Vth，即完成了阈值电压的存储。

复位时段Tn+1中，第二时钟信号线CK2上仍为低电平，第一时钟信号线CK1上由低电平转为高电平，同时复位端Reset处转为高电平，使得第六晶体管M6和第七晶体管M7开启，将第一节点PU处和输出端OUT处置为低电平电压线Vss提供的低电平。由此，第四晶体管M4关闭，中断第二时钟信号线CK2与输出端OUT之间的导通；第十二晶体管M12关闭，停止对第二节点PD处电位的下拉。第三节点NET1处在上述第三阶段Ⅲ被置为大小等于(Vck+Vth)的高电平电压，使得第一晶体管M1在不受阈值电压影响的情况下将第二节点PD处上拉至高电平。从而，第十晶体管M10和第十一晶体管M11开启，将第一节点PU处和输出端OUT处保持为低电平电压线Vss提供的低电平。该阶段中，第八晶体管M8和第九晶体管M9也处于开启状态，使得第一节点PU处能被保持为输入端IN处提供的低电平，输出端OUT处保持为低电平电压线Vss提供的低电平。在上述多方面的共同作用下，第一节点PD处和输出端OUT处完成信号的复位，移位寄存器单元回到与输入时段Tn-1之前相同的工作状态。

可以看出，图3所示的移位寄存器单元的电路结构可以在图4所示的电路时序下实现其功能，可以作为电路重复单元组成栅极驱动器，实现阵列基板上的行驱动。同时可以看出，由于第一晶体管M1与第二晶体管M2的栅极连接同样的信号，并且具有相同的阈值电压，因此可以认为其阈值电压漂移状况是等同的。从而可以通过对第一晶体管M1的阈值电压补偿，从根本上消除第一晶体管M1的阈值电压漂移对第二节点PD处电位的影响，解决由此引发的输出信号异常的问题。相比于现有技术，本发明实施例可以提升移位寄存器单元的稳定性，实现更优的产品性能。

为了便于理解，上述实施例均是以高电平作为有效电平、低电平作为无效电平进行说明的。当然，实施时在也可以采用低电平作为有效电平、高电平作为无效电平的设置。具体地，可以在上述实施例的基础上进行如下变更：将图3中的晶体管全部设置为P型晶体管，将低电平电压线Vss替换为输出高电平的无效电平电压线，并将图4所示的电路时序变更为图5所示的电路时序。容易理解的是，这样的变更会使得电路工作原理中的高电平变为低电平、低电平变为高电平，电位上拉变为电位下拉、电位下拉变为电位上拉，而电路工作原理的实质则保持不变。因此，变更后的电路结构、电路时序和电路工作原理可以比照上述实施例进行理解，在此不再赘述。可以看出，变更后的移位寄存器单元也能够解决由第一晶体管的阈值电压漂移而引发的输出信号异常的问题，并相比于现有技术可以提升移位寄存器单元的稳定性，实现更优的产品性能。

基于同样的发明构思，本发明实施例还提供了一种阵列基板，该阵列基板包括上述任意一种的移位寄存器单元。在一个示例中，该阵列基板在显示区域之外设置有若干个栅极驱动电路，每个栅极驱动电路均包括若干级的上述任意一种的移位寄存器单元。在每个栅极驱动电路中：除第一级移位寄存器单元之外，任一级移位寄存器单元的输入端均与上一级移位寄存器单元的输出端相连；除第一级移位寄存器单元之外，任一级移位寄存器单元的输出端均与上一级移位寄存器单元的复位端相连。而且为了实现正确的信号时序，奇数级的移位寄存器单元所连接的第一时钟信号线是偶数级的移位寄存器单元所连接的第二时钟信号线，奇数级的移位寄存器单元所连接的第二时钟信号线是偶数级移位寄存器单元所连接的第一时钟信号线。即除第一级之外，任一级移位寄存器单元的时钟信号的连接方式与上一级移位寄存器单元的相反。基于移位寄存器单元所具有的稳定性，可提高阵列基板上电路的工作稳定性，实现更优的产品性能。

基于同样的发明构思，本发明实施例还提供了一种显示装置，该显示装置包括任一种阵列基板。本发明实施例中的显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。基于阵列基板上电路的工作稳定性，可提高显示装置的工作稳定性，实现更优的产品性能。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。