专利名称：包括具有相变存储器件的分压器的非易失存储器电路的制作方法
技术领域：
本发明涉及存储器电路。
背景技术：
可编程逻辑器件(PLD)(有时也称为复杂PLD (CPLD)、可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场PLA (FPLA)、可擦写PLD (EPLD)、电可擦写PLD (EEPLD)、逻辑单元阵列(LCA)、现场可编程门阵列(FPGA)，或其它名字)是提供具有定制IC灵活性的固定IC优点的公知的集成电路(IC)。这样的器件通常提供具有可编程从而符合用户特定需要的至少一部分的“现货供应”器件。专用集成电路(ASIC)传统为固定IC。然而，提供具有可编程的部分或多个部分的ASIC是可能的。所以，IC器件可能具有ASIC和PLD的性质。本文使用的术语PLD应视为足够广泛，从而包括这样的器件。PLD具有可编程或重编程的配置元件。放置新数据到配置元件编程或重编程PLD 的逻辑功能和相关路由路径。现场可编程的配置元件经常实施为随机存取存储器(RAM)单元，其在PLD中有时称为“配置RAM”(CRAM)。CRAM通常实施为6晶体管静态RAM(6T_SRAM)。 所以，CRAM通常指代SRAM。同样，术语CRAM在此用来指代实施为SRAM的配置存储器。CRAM承受许多缺点。第一，它们易受软错误影响(有时称为“一次(one-off)错误”。在组成元件尺寸减小或在施加到组成元件的电压(例如，Vcc)减小时软错误率(SER) 增加。结果，软错误限制CRAM中使用的组成元件的尺寸的减小或施加到它的组成元件的电压。因此，使用更大组成元件和更高的施加电压。此外，有时，使用向器件添加更大电容的版图，这使CRAM更不易受软错误影响。这使版图处理复杂。第二，由于CRAM是易失性存储器，因此每当PLD通电，配置数据必然被加载并且被存储在CRAM中。这导致在配置PLD时的不希望的延迟。一种纠正在CRAM中软错误的方式是重加载配置数据。然而，这需要中断PLD的操作。纠正软错误的另一技术是使用多重冗余(例如，三重冗余)。这又需要使用更大的CRAM 块。另外，这些方法都需要使用错误检测方法。
发明内容
在一个方面中，本发明的实施例提供存储器电路，其包含具有第一相变存储器 (PCM)器件和耦合到所述第一 PCM器件的第二 PCM器件的分压器。在一个实施例中，所述第一 PCM器件在设置电阻态，并且所述第二 PCM器件在复位电阻态。同样，在一个实施例中， 所述分压器进一步包括耦合到所述第一 PCM器件的第一开关和耦合到所述第一开关和所述第二 PCM器件的第二开关。在一个实施例中，所述存储器电路进一步包括耦合到所述分压器的半锁存器以及耦合到所述半锁存器和所述分压器的级联晶体管。由于本发明的存储器电路的实施例使用PCM器件存储数据，因此它比CRAM更不易受软错误影响。此外，本发明的存储器电路的实施例为非易失性的，并减小配置时间。与提出的分布式配置PCM(CPCM)存储器单元相比，外部闪存存储器和内部块存储器都具有缓慢的配置时间。
本发明的新颖特征在随附的权利要求中阐述。然而，为了解释目的，本发明具体实施例的若干方面参考下面附图进行描述。图1是本发明的存储器电路的一个实施例的框图。图2是本发明的存储器电路的另一实施例的详图。图3A和:3B是用于对图1和2的存储器电路中相变存储器件进行编程的示例性时序图。图4图示包括其中可实施根据本发明实施例的存储器电路的示例性PLD的示例性数据处理系统。
具体实施例方式提供下面的描述从而使本领域技术人员能够实现和使用本发明，并且在特别应用和它们的需求的背景下提供。对示例性实施例的各种修改对于本领域技术人员容易明显， 并且本文定义的一般原理可以应用于其它实施例和应用而不脱离本发明的精神和范围。所以，不希望将本发明限于示出的实施例，而是符合与本文公开的原理和特征一致的最广泛范围。图1是本发明的存储器电路的一个实施例的框图。在图1中，存储器电路100包括地址线开关110、分压器120、读取线开关130、半锁存器140、级联晶体管150(半锁存器 140加级联晶体管150的结合在此可称为感测放大器)和传输门(pass gate) 160。例如， 传输门160可以用来配置查询表(LUT)，或连接用于全局路由的两条金属互连线。注意存储器电路100可以被定义为不含传输门160。可替换地，存储器电路100可以被定义为不含地址线开关110和传输门160。同样注意存储器电路例如存储器电路100有时称为非易失性存储器单元。分压器120包括串联耦合的PCM器件121、开关122和128和PCM器件127，如图1 中所示。PCM器件121和开关122可以在此分别称为顶PCM器件121和顶开关122。相似地，PCM器件127和开关1 可在此分别称为底PCM器件127和底开关128。在一个实施例中，半锁存器140是互补金属氧化物半导体(CMOS)反相器，其包括ρ 沟道金属氧化物半导体(PM0Q晶体管141和η沟道金属氧化物半导体(NMOQ晶体管142。在一个实施例中，地址线开关110、读取线开关130、开关122和128，以及传输门 160全部是NMOS晶体管，而级联晶体管150是PMOS晶体管。在一个实施例中，开关122和 128是相同尺寸的匪OS晶体管。在一个实施例中，地址线(AL)信号和读取线(RL)信号分别控制地址线开关110 和读取线开关130的状态。数据线(DL)信号是输入到地址线开关110的信号。注意DL电压和DL电流都输入到地址线开关110。顶选择线(TSL)信号和底选择线(BSL)信号分别控制顶开关122和底开关1 的状态。感测电压(SV)信号被施加到顶PCM器件121的一个端子，如在图1中示出。过驱动电压(OV)信号被施加到半锁存器140和级联晶体管150，如在图1中示出。OV定义为施加到给定技术的栅极氧化物两端的最大可靠电压。OV是Vcc加Vod的和，其中Vod取决于晶体管160的氧化物厚度，并表示除Vcc之外允许晶体管160 使全部电压信号Vcc从漏极经过到源极而没有Vt压降(其中Vt表示晶体管的阈值电压) 所需要的电压。即，OV = Vcc+Vod。在一个实施例中，PCM器件121和PCM器件127中每个都是具有柱形(pillar)单元结构的PCM器件。同样在一个实施例中，PCM器件121和PCM器件127中每个都是包括第一层和连接到第一层的第二层的PCM器件。在一个实施例中，第一层包括氮化钛(TiN)层。 这样的第一层可以在此被称为TiN层。第二层包括共同称为GST的锗(Ge)、锑(Sb)和碲 (Te)与氮(N)的硫属合金(chalcogenide alloy)层。这样的第二层在此可以被称为GST:N 层。在一个实施例中，PCM器件121的TiN层被耦合到金属触点，该金属触点被耦合到SV， 并且PCM器件121的GST:N层被耦合到可在此称为W塞的钨(W)制作的触点。该W塞又被耦合到顶开关122的漏极。同样，在一个实施例中，PCM器件127的TiN层被耦合到金属触点，该金属触点被耦合到地，并且PCM器件127的GST:N层被耦合到W塞。该W塞又耦合到底开关128的漏极。注意柱形单元结构需要比一些其它单元结构更小的面积。在另一实施例中，PCM器件可以具有也可称为线性单元结构的水平单元结构。在一个实施例中，容易用CMOS工艺为存储器电路的CMOS器件集成PCM器件。在一个实施例中，PCM器件121和127由相同材料构造，并具有相同特性和版图。 在另一实施例中，PCM器件121和127可由不同材料构造，可具有不同特性并可具有不同版图。在一个实施例中，PCM器件121和127可以实现在125摄氏度(°C )的温度数据保存10年。这符合或超过一些IC要求的在85到125°C的温度数据保存10年。同样，在一个实施例中，PCM器件121和127可以实现高于IO7次循环的循环耐久性。这大大高于在一些 IC中要求的IO2到IO3次循环。PCM器件可以在SET态(即，低电阻态)或RESET态(S卩，高电阻态)。PCM器件的一些关键参数包括保持电压Vh、阈值电压Vth、SET态电阻、和RESET态电阻。在一个实施例中，PCM器件的初始或原始状态是RESET态。这可以通过PCM器件材料的低温沉积实现， 并允许在配置IC例如PLD时避免大的急剧短路(crow bar)电流。除了其他因素之外，PCM 器件的Vth取决于PCM器件的材料成分、材料厚度和PCM器件的单元结构。在一个实施例中，SET态电阻约小于RESET态电阻3个量级。在另一实施例中，SET 态电阻约小于RESET态电阻6个量级。注意本发明的实施例不限于SET态和RESET态电阻比率的上面例子。在一个实施例中，向PCM器件施加高于其Vth的器件电压而限制施加到器件的电流到约0. 2到0. 7毫安(mA)导致PCM器件从RESET态转变为SET态。同样，在一个实施例中，向PCM器件施加大于Vh并小于Vth的器件电压而施加高于0. 7mA的电流导致PCM器件从SET态转变为RESET态。注意，在一个实施例中，在从SET态转变为RESET态时，施加到 PCM器件的电流迅速切断。这允许使PCM器件材料维持在无定形态。迅速切断电流失败可导致PCM器件材料的一些结晶，这会减小PCM器件的电阻。在一个实施例中，施加到PCM器件从而设置或复位PCM器件的电流脉冲是大约10纳秒(ns)的短脉冲。所以，在一个实施例中，PCM器件的编程速度约为10ns。在一个实施例中，电流脉冲周期为使器件置于SET态约为50ns，并且使器件置于RESET态约为20ns。同样，在一个实施例中，AL信号的周期约为 100ns。在存储器电路100的一个实施例中，对于给定技术节点，RESET态电阻在1兆欧 (ΜΩ)到1吉欧(6Ω)的范围中，并且Vth大大低于0V。在一个实施例中，Vcc约为1. 2伏 (V)，0V约为1.55V，Vh约为0. 5V并且Vth约为1. 2V。如从上面可见，在一个实施例中，Vth 与Vcc在同一量级。在一个实施例中，由SV和PCM器件(更特殊地，通过RESET态中的PCM器件)限制读电流(Iread)，S卩，通过分压器120的电流。同样，在一个实施例中，可通过使用顶开关 122和底开关128的低栅极偏置(Vt或高于Vt)限制Iread。注意，在一个实施例中，具有更低Iread的存储器电路可更适合与更大IC 一起使用。在Vth大大低于OV的一个实施例中，对于约10ΜΩ的RESET态电阻、约0. 5V 的SV和约50微安(μΑ)的Iser，Iread约为每存储器电路50纳安(nA)，其中Iser表示如果发生软错误，存储器电路100(更具体地，存储器电路100的PCM 127和晶体管 128)可以克服软错误的电流。在此情况下，IXlO6个存储器单元的总静态单元电流约为 50mA(50nAXlX106)。在其中Vth大大低于OV的另一实施例中，对于约100M Ω的RESET态电阻、约0. 5V的SV和约5 μ A的Iser，Iread约为每存储器电路5nA。在一个实施例中，存储器电路100不需要快速读取例如闪存存储器需要的快速读取。图3A和;3B是用于对图1和2的存储器电路中PCM器件编程的示例性时序图。图 3A是用于将(图1和2中)顶PCM器件编程到SET态，并将(图1和2中)底PCM器件编程到RESET态的示例性时序图。另一方面，图:3B是用于将(图1和2中)顶PCM器件编程到RESET态，并将(图1和2中)底PCM器件编程到SET态的示例性时序图。存储器电路 100的操作连同图3A和;3B与下面的表1在此描述，表1示出在PCM器件121和127编程期
间与在睡眠、读取和正常操作模式期间图1中各种信号的示例值。
[003权利要求
1.一种存储器电路，包含 分压器，包括第一相变存储器PCM器件；和耦合到所述第一相变存储器PCM器件的第二相变存储器PCM器件。
2.根据权利要求1所述的存储器电路，其中所述第一相变存储器PCM器件在设置电阻态，并且所述第二相变存储器PCM器件在复位电阻态。
3.根据权利要求2所述的存储器电路，其中 所述分压器进一步包括耦合到所述第一相变存储器PCM器件的第一开关；和耦合到所述第一开关和所述第二相变存储器PCM器件的第二开关。
4.根据权利要求3所述的存储器电路，进一步包含 耦合到所述分压器的半锁存器；以及耦合到所述半锁存器和所述分压器的级联晶体管。
5.根据权利要求4所述的存储器电路，其中所述半锁存器包括互补金属氧化物半导体CMOS反相器，所述互补金属氧化物半导体 CMOS反相器包括串联耦合到ρ沟道金属氧化物半导体PMOS晶体管的η沟道金属氧化物半导体NMOS晶体管，其中所述半锁存器的输入节点被耦合到所述η沟道金属氧化物半导体 NMOS晶体管的栅极和所述ρ沟道金属氧化物半导体PMOS晶体管的栅极；所述级联晶体管是栅极耦合到所述半锁存器的输出节点并且漏极耦合到所述半锁存器的所述输入节点的P沟道金属氧化物半导体PMOS晶体管； 所述第一开关是η沟道金属氧化物半导体NMOS晶体管；以及所述第二开关是η沟道金属氧化物半导体NMOS晶体管。
6.根据权利要求5所述的存储器电路，进一步包含 耦合到所述分压器的地址线开关；以及在所述分压器和所述半锁存器之间耦合的读取线开关。
7.根据权利要求6所述的存储器电路，进一步包含 耦合到所述半锁存器的所述输出节点的传输门晶体管。
8.根据权利要求6所述的存储器电路，其中所述地址线开关是η沟道金属氧化物半导体NMOS晶体管，并且所述读取线开关是η沟道金属氧化物半导体NMOS晶体管。
9.根据权利要求1所述的存储器电路，其中所述第一相变存储器PCM器件和所述第二相变存储器PCM器件是柱形单元存储器件。
10.一种包括根据权利要求1所述的存储器电路的分布式存储器。
11.一种包括根据权利要求1所述的存储器电路的可编程逻辑器件。
12.一种包含可编程逻辑器件的数字系统，所述可编程逻辑器件包括根据权利要求1 所述的存储器电路。
全文摘要
本发明涉及一种存储器电路，其包括具有第一相变存储器(PCM)器件和耦合到该第一PCM器件的第二PCM器件的分压器。在一个实施例中，该第一PCM器件在设置电阻态，并且该第二PCM器件在复位电阻态。同样，在一个实施例中，该分压器进一步包括耦合到该第一PCM器件的第一开关与耦合到该第一开关和该第二PCM器件的第二开关。在一个实施例中，存储器电路进一步包括耦合到该分压器的半锁存器以及耦合到该半锁存器和该分压器的级联晶体管。
文档编号G11C13/02GK102282623SQ201080004760
公开日2011年12月14日 申请日期2010年1月7日 优先权日2009年1月15日
发明者J·C·科斯特洛, P·J·麦克尔赫尼, R·G·斯莫伦 申请人:阿尔特拉公司