专利名称：利用延迟锁定环的延迟元件的制作方法
技术领域：
本发明涉及延迟电路，更具体地说，涉及利用延迟锁定环来产生用于匹配其它电路中的延迟的数字指针的延迟元件。
延迟锁定环(DLL)用于把周期性的输入信号与输出信号进行比较。用这种方法可以把信号之间的相位差调整到接近零。参考
图1，图中示出传统的DLL 10。输入信号CKin输入到延迟线12和相位比较器14。利用相位比较器14把输出信号CKout与输入信号CKin进行比较。相位比较器14调整或调节延迟线12，以便在输入信号和输出信号之间形成零相位差。当输入信号CKin和输出信号CKout之间的延迟达到时钟周期T或者其倍数(kT，其中k是自然数)时，延迟线12处在稳定状态。例如，DLL 10可以用来使指定的集成电路上的输入时钟与输出时钟同步。
参考图2，图中示出DLL的应用。DLL 20包括由接收机22引入的和由驱动器24引入的延迟。这些延迟由延迟元件26进行补偿。延迟元件26在反馈回路中提供延迟补偿
，其中，
＝R+D。R是由接收机22引入的延迟，而D是由驱动器24引入的延迟。当分别用CKin和CKout表示的输入和输出时钟的相位差成为2kT时，即，当输入和输出信号之间的延迟等于时钟周期的倍数，即kT时，输入和输出时钟同步。于是，相位比较器14检测到其两个输入信号26和27之间的无相位差。与输入时钟(CKin)相比较，输入信号26具有延迟R。与输入时钟(CKin)相比较，输入信号27具有延迟kT+R，其中T是时钟周期。就图2所显示和描述的而论，调整延迟线控制信号(指针)30，直至输入信号26和27同步为止。
现在参考图3，图中说明DLL的更专门的应用。电路40用来使输出数据流DQout同步。利用DLLCLK信号将输出数据DQ锁存在D型触发器(DFF)中。所述延迟是接收机延迟R、驱动器延迟D和由触发器DFF引入的延迟的总和。
参考图4，利用DLL将时钟频率乘2，可以使图3的电路40适合于提供双倍数据速率输出。如上所述，DLL系统50产生具有双倍输入时钟频率的时钟信号，使得输出数据(DQout)与输入时钟(CKin)同相。为了实现这一点，从输入时钟信号CKin衍生出两个时钟信号。第一衍生信号具有kT-D的延迟，其中D是“或”门52、触发器DFF和输出驱动器24的延迟的总和。第二衍生时钟信号具有(3kT/2)-D的延迟。第一和第二衍生时钟信号两者都输入到“或”门52。对于第二衍生信号，使用第二延迟线54，后者受控于来自相位比较器14的指针P/2(具有控制延迟线12的指针P的值的一半)。引入延迟元件57，以便向输入信号53提供延迟。在这种情况下，DLL是数字式的，这意味着可以通过丢弃(dropping)最低有效位(LSB)来将指针P除以2。这确保了由延迟线54引入的延迟是由延迟线12引入的延迟的一半。
由延迟线12引入的延迟是kT-D-R。由延迟线54引入的延迟是(kT-D-R)/2。因此，在“或”门52的输入端53输入的信号的延迟是(kT-D)+(kT-D-R)/2+(R+D)/2＝(3kT/2)-D。这确保在输入端53上产生具有相对于输入端55上的第一时钟的180°相移的第二时钟。
与DLL系统50有关的问题是使延迟元件跟踪接收机和驱动电路的所有操作和温度变化是困难的。同样，产生跟踪这种延迟的一半的电路以便双倍数据速率甚至更加困难。
因此，存在对于包含延迟锁定环的延迟元件的需求，所述延迟锁定环提供对于在电路中引入的延迟的更好的跟踪。还存在对于提供对半延迟时钟信号的延迟锁定环电路的需求。
根据本发明，延迟锁定环包括一种延迟线，后者用来按照控制信号、通过该延迟线提供延迟，所述延迟线跨接在输入节点和输出节点之间。延迟元件连接到所述输入节点，所述延迟元件用来向来自所述输入节点的的输入信号提供预定的延迟，以便提供延迟后的输入信号。相位比较器连接到输出节点和延迟元件，用来比较输出信号和延迟的输入信号之间的相位差，并且用来向延迟线输出控制信号，使得所述延迟线向跨接在所述输入和输出节点的延迟线提供预定的延迟值。
在各替代的实施例中，控制信号最好是数字信号。可以把所述控制信号发送到其它电路。可以对所述控制信号进行算术处理，以便提供能够向其它延迟线提供正比于控制信号的延迟的变更后的控制信号。所述延迟线可以包括受控于所述控制信号的晶体管。输入信号最好是时钟信号。延迟锁定环可以包括用于存储的寄存器，以便存储所述控制信号。
另一个延迟锁定环电路包括用以接收延迟后的输入信号的输入节点。第一延迟锁定环的第一延迟线连接在输入节点和第一节点之间。第一延迟元件连接到所述第一节点，并且连接到第一相位比较器，所述第一相位比较器用以提供调整所述第一延迟线的延迟的第一控制信号。所述第一延迟元件包括第二延迟锁定环，后者进一步包括用来根据第二控制信号通过所述第二延迟线提供延迟的第二延迟线。
所述第二延迟线连接到所述第一相位比较器和所述第一节点。所述第二延迟锁定环还包括连接到所述输入节点的第二延迟元件。所述第二延迟元件向来自所述第一节点的第一节点信号提供预定的延迟值，以便提供延迟后的第一节点信号。第二相位比较器连接到所述第一相位比较器和所述第二延迟元件，用来比较来自所述第二延迟线的输出信号和所述延迟后的第一节点信号之间的相位差。所述第二相位比较器向所述第二延迟线输出所述第二控制信号，使得所述第二延迟线输出预定的延迟值，并且通过所述第一延迟线补偿所述输入节点和所述第一节点之间的延迟。
在各替代的实施例中，所述第二控制信号最好是数字信号。所述延迟锁定环电路可以包括连接到所述第一节点的第三延迟线，所述第三延迟线用于提供所述预定的延迟值的一小部分，所述第三延迟线通过受控于所述第二控制信号的用算术方法变更后的信号而提供所述预定延迟值的所述一小部分，从而补偿所述第二和第三延迟线的延迟值的物理变化。所述延迟锁定环电路还可以包括“或”门，用来把所述第三延迟线的输出信号和所述第一节点上的信号逻辑组合，使得从所述“或”门输出的时钟速率不同于所述第一输入信号。在一个实施例中，所述用算术方法变更后的信号是所述第一和第二控制信号的和的一半，并且所述第三延迟线中的延迟是所述第一和第二延迟线的延迟的一半。所述延迟锁定环可以包括寄存器，用来存储所述第二控制信号、进行算术运算、以及向其它电路发送所述第二控制信号及其算术变更后的部分。所述第二延迟元件可以包括无源元件，后者模拟所述延迟锁定环之前和之后的电路延迟。
此外，还描述了根据本发明的时钟电路，后者尤其包括连接到所述第一节点的第三延迟线，所述第三延迟线用于提供所述预定的延迟值的一小部分，所述第三延迟线通过受控于所述第二控制信号的用算术方法变更后的信号而提供所述预定延迟值的所述一小部分，从而补偿所述第二和第三延迟线的延迟值的物理变化。还包含一种“或”门，用来把所述第三延迟线的输出信号和所述第一节点上的信号逻辑组合，使得从所述“或”门输出的时钟速率不同于所述第一输入信号。还包含一种触发器，后者由所述时钟速率启动，以便允许数据通过所述触发器传输到驱动器。
在所述时钟电路的各替代的实施例中，可以包括寄存器，用来存储所述第二控制信号、进行算术运算、以及向其它电路发送所述第二控制信号及其算术变更后的部分。所述第二控制信号最好是数字信号。在一个实施例中，所述算术变更后的信号是所述第一和第二控制信号的和的一半，并且所述第三延迟线中的延迟是所述第一和第二延迟线的和的延迟的一半，从所述“或”门输出的时钟大体上等于在所述输入节点输入的时钟的两倍。所述第二延迟元件可以包括无源元件，后者模拟所述接收机、所述“或”门、所述触发器和所述驱动器的电路延迟。
联系附图阅读以下对本发明的说明性的实施例的详细描述，本发明的这些和其它目的、特征和优点将变得更加清楚。
下面将参考附图详细描述本发明的最佳实施例，附图中图1是先有技术延迟锁定环的示意图；图2是具有代表由电路元件引入的延迟的延迟元件的先有技术延迟锁定环的示意图；图3是用来向触发器提供锁存数据用的时钟信号的先有技术延迟锁定环的示意图；图4是用来向触发器提供锁存数据用的双倍时钟信号的先有技术延迟锁定环电路的示意图；图5是根据本发明的产生指针用的延迟锁定环的示意图；图6是本发明的第一实施例的示意图，示出代替图4中所示的延迟元件的延迟线；图7是本发明的另一实施例的示意图，示出图6的组合的延迟线和指针；图8是本发明的另一实施例的示意图，示出代替图7中所示的延迟元件的延迟线，所述延迟线受控于
图9是本发明的另一实施例的示意图，示出被图5的延迟锁定环代替的延迟元件；以及图10是更详细地显示根据本发明的图5的延迟锁定环的示意图。
本发明涉及延迟电路，更具体地说，涉及利用延迟锁定环来产生提供匹配的延迟的数字指针的延迟元件。本发明在所述同一电路的其它部分中以及在其它电路中使用数字指针，以便提供用来在所述电路中引入适当的延迟的控制信号。本发明提供对应于延迟
的指针，以便利用该指针来控制延迟线、产生预定的延迟
。此外，利用所述指针来控制延迟元件，使它在所有过程和温度变化范围内具有第一延迟属性。通过例如利用附加的矩阵因子和分解矩阵为下列表达式，可实现这种滤波器40的函数。
#Lik＝(0+0+2+2)+2acc+(0+0+0+0)+5acc＝11个加法器(其中是实施所需的加法器数)。因此，与直接实施方式相比，进一步的结构因式分解使该因式分解实施方式所需的加法器数目减小66％(即相对32个加法器需要11个加法器)。
图2示出一种滤波器配置，适合于提供图1单元10内单元13和15的第一内插网络级(自举滤波器)的输出。如前所述，函数H0(z)仅是传送通过恒等式函数(H0(z)＝z)，从而在提供到延迟网络20(图1)之间在图2的单元200中缓冲输入的前置滤波数据(从图1单元17)。在由单元200缓冲之后图2内插器函数内插输入的抽样数据以提供在来自单元17的输入样本中间的插入数据样本。H1(z)内插函数，包括加法器(单元204，206和214-232)，换算器(单元202，208，210，212，234和236)并输出级250。H1(z)示出如下。H1(z)=2-5z-1+11z-2-24z-3+80z-4+80z-5-24z-6+11z-7-5z-8+2z-9128]]>由图2配备提供的函数H1(z)和H0(z)的最终输出与输入数据相比，包括用因子2上升抽样的内插数据样本。
图3是一种有益的复杂性降低的滤波器(与图1A单元40的高性能滤波器相比，该滤波器可有选择地用于图1单元40的抽样率转换器配置。图3滤波器采用9个加法器(单元312，314，318，334，340，349，374，380和392)和两个乘法器(单元326和352)加上多个D型寄存器延迟级和换算级及其他级。(注意，单元320，342和386从电路用途来讲不算作加法器，因为过丢弃(dropping off) 的最低有效位而获得 /2来提供 /2的延迟。 /2用来控制延迟线120，以便在其中提供等于 /2的延迟。延迟线120提供这样的延迟元件是有利的，即，该延迟元件跟踪一种延迟元件(图5的延迟线112)的延迟，例如，经过所有变化和温度范围，始终具有 的延迟，如图5中所示。换言之，延迟线120将是 延迟的一半。利用延迟线121来提供延迟线123的延迟的一半。延迟线123受控于由相位比较器114产生的指针P。延迟线121受控于可以通过除以2而用算术方法提供的P/2。
参考图7，图中示出本发明的另一个实施例。可以使用组合的延迟线132来提供适当的延迟。根据本发明，可以通过提供适当尺寸的延迟线并且利用指针信号的总和来控制所述延迟线而将两条或更多条延迟线组合。这可以通过以下方法来实现对所述各信号进行逻辑组合、例如相加，以便提供控制延迟线132的组合指针信号。将延迟线120和121(图6)组合，于是产生用来控制延迟线132的等于P/2+ /2的指针信号。P/2是产生延迟线112的由相位比较器114提供的延迟的一半的指针。到达“或”门的输入信号150和152分别被延迟(3kT/2)-D和kT-D。但是，根据本发明，如上所述，对所述延迟进行温度和其它变化的补偿。有益的是，本发明通过实施图5的DLL 100而提供更加稳定的延迟和半延迟跟踪。图5的DLL 100产生提供各延迟线需要的精确的延迟值的指针。由于来自相位比较器的指针用于多个位置并且最好是数字式的，所以，所述延迟和半延迟被自动地被补偿，从而提供更好的时钟信号和真实的双时钟速率。
参考图8，图中示出本发明的最佳实施例。用延迟线156代替延迟元件130。延迟线156接收指针 。根据本发明，可以从集成电路的其它区域接收 ，在所述区域，按照图5产生 最好是数字式的，以便可以容易地进行算术运算。例如，进行除以2的运算以便产生用于延迟线132的 /2。可以执行包括乘法、加法和减法的其它算术运算，以便改变 一种构造如下。结构因式分解滤波器40的矩阵Lik以提供Lik==6406001280230031000016128·011001-101-1-111-33-1]]>#Lik＝(0+0+2+2)+2acc+(0+1+1+0)+8acc＝16个加法器(其中#Lik是实现所需的加法器数)因此，与直接实施方式相比结构因式分解使该因式分解实施方式所需的加法器数减少50％(即与个32加法器相比需要16个加法器)。图1A的滤波器40实现这一结构因式分解方案，该方案表示下列函数H(DC)＝l，
总成函数 基础滤波器μ∈[-.5，.5]滤波器40有益地实现这一最小化结构因式分解函数以提供图1A抽样率转换器输出，而以单个数据速率(所需输出抽样率)处理数据。如图1A所示，它用三个乘法器(单元43，46和49)和16个加法器(单元51-81)和39个锁存器实现。与常规函数相比该滤波器函数就减小的通带混迭分量(对于初步处理类型应用是关键的)提供改进的性能。用减小的电路硬件成本的复杂性获得这一改进的性能。结构因式分解方法也可应用于最佳化和最小化抽样率转换器的其他数字滤波器函数。
单元40的结构因式分解滤波器函数(和其他滤波器函数)还可利用其他行内容。
权利要求
1.一种延迟锁定环，它包括延迟线，用来按照控制信号、通过该延迟线提供延迟，所述延迟线跨接在输入节点和输出节点之间；延迟元件，它连接到所述输入节点，所述延迟元件用来向来自所述输入节点的输入信号提供预定的延迟值，以便提供延迟后的输入信号；以及相位比较器，它连接到所述输出节点和所述延迟元件，用来比较输出信号和所述延迟输入信号之间的相位差，并且用来向延迟线输出控制信号，使得所述延迟线向跨接在所述输入和输出节点之间的所述延迟线提供所述预定的延迟值。
2.权利要求1中所述的延迟锁定环，其特征在于所述控制信号是数字信号。
3.权利要求1中所述的延迟锁定环，其特征在于把所述控制信号发送到其它电路。
4.权利要求3中所述的延迟锁定环，其特征在于对所述控制信号进行算术处理，以便提供能够向其它延迟线提供正比于所述控制信号的延迟的变更后的控制信号。
5.权利要求1中所述的延迟锁定环，其特征在于所述延迟线包括受控于所述控制信号的晶体管。
6.权利要求1中所述的延迟锁定环，其特征在于所述输入信号是时钟信号。
7.权利要求1中所述的延迟锁定环，其特征在于还包括用于存储的寄存器，以便存储所述控制信号。
8.一种延迟锁定环电路，它包括；用以接收延迟后的输入信号的输入节点；第一延迟锁定环，其第一延迟线连接在所述输入节点并且连接到第一节点；第一延迟元件，它连接到所述第一节点，并且连接到第一相位比较器，所述第一相位比较器用以提供调整所述第一延迟线的延迟的第一控制信号；所述第一延迟元件包括第二延迟锁定环，后者进一步包括第二延迟线，用来根据第二控制信号通过该第二延迟线提供延迟；所述延迟线连接到所述第一相位比较器和所述第一节点；第二延迟元件，它连接到所述输入节点，所述第二延迟元件向来自所述第一节点的第一节点信号提供预定的延迟值，以便提供延迟后的第一节点信号；以及第二相位比较器，它连接到所述第一相位比较器和所述第二延迟元件，用来比较来自所述第二延迟线的输出信号和所述延迟后的第一节点信号之间的相位差，所述第二相位比较器向所述第二延迟线输出所述第二控制信号，使得所述第二延迟线输出预定的延迟值，并且通过所述第一延迟线补偿所述输入节点和所述第一节点之间的延迟。
9.权利要求8中所述的延迟锁定环电路，其特征在于所述第二控制信号是数字信号。
10.权利要求8中所述的延迟锁定环电路，其特征在于还包括第三延迟线，它连接到所述第一节点，所述第三延迟线用于提供所述预定的延迟值的一小部分，所述第三延迟线通过受控于所述第二控制信号的用算术方法变更后的信号而提供所述预定延迟值的所述一小部分，从而补偿所述第二和第三延迟线的延迟值的物理变化。
11.权利要求10中所述的延迟锁定环电路，其特征在于还包括“或”门，用来把所述第三延迟线的输出信号和所述第一节点上的信号逻辑组合，使得从所述“或”门输出的时钟不同于所述第一输入信号。
12.权利要求10中所述的延迟锁定环电路，其特征在于所述用算术方法变更后的信号是所述第一和第二控制信号的和的一半，并且所述第三延迟线中的延迟是所述第一和第二延迟线的和的延迟的一半。
13.权利要求8中所述的延迟锁定环电路，其特征在于还包括寄存器，用来存储所述第二控制信号、进行算术运算、以及向其它电路发送所述第二控制信号及其算术变更后的部分。
14.权利要求8中所述的延迟锁定环电路，其特征在于所述第二延迟元件包括无源元件，后者模拟所述延迟锁定环之前和之后的电路延迟。
15.一种时钟电路，它包括输入节点，用以接收来自接收机的延迟后的输入信号；第一延迟锁定环，其第一延迟线连接在所述输入节点并且连接到第一节点；第一延迟元件，它连接到所述第一节点，并且连接到第一相位比较器，所述第一相位比较器用以提供调整所述第一延迟线的延迟的第一控制信号，所述第一相位比较器连接到所述输入节点；所述第一延迟元件包括第二延迟锁定环，后者进一步包括第二延迟线，用来根据第二控制信号通过该第二延迟线提供延迟，所述延迟线连接到所述第一相位比较器和所述第一节点；第二延迟元件，它连接到所述输入节点，所述第二延迟元件向来自所述第一节点的第一节点信号提供预定的延迟值，以便提供延迟后的第一节点信号；第二相位比较器，它连接到所述第一相位比较器和所述第二延迟元件，用来比较来自所述第二延迟线的输出信号和所述延迟后的第一节点信号之间的相位差，所述第二相位比较器用来向所述第二延迟线输出所述第二控制信号，使得所述第二延迟线输出预定的延迟值、并且通过所述第一延迟线补偿所述输入节点和所述第一节点之间的延迟；以及第三延迟线，它连接到所述第一节点，所述第三延迟线用于提供所述预定的延迟值的一小部分，所述第三延迟线通过受控于所述第二控制信号的用算术方法变更后的信号而提供所述预定延迟值的所述一小部分，从而补偿所述第二和第三延迟线的延迟的物理变化；“或”门，用来把所述第三延迟线的输出信号和所述第一节点上的信号逻辑组合，使得从所述“或”门输出的时钟不同于所述第一输入信号；以及触发器，后者由所述时钟启动，以便允许数据通过所述触发器传输到驱动器。
16.权利要求15中所述的时钟电路，其特征在于还包括寄存器，用来存储所述第二控制信号、进行算术运算、以及向其它电路发送所述第二控制信号及其算术变更后的部分。
17.权利要求15中所述的时钟电路，其特征在于所述第二控制信号是数字信号。
18.权利要求15中所述的时钟电路，其特征在于所述用算术方法变更后的信号是所述第一和第二控制信号的和的一半，并且所述第三延迟线中的延迟是所述第一和第二延迟线的和的延迟的一半，从所述“或”门输出的时钟大体上等于在所述输入节点输入的时钟的两倍。
19.权利要求15中所述的时钟电路，其特征在于所述第二延迟元件可以包括无源元件，后者模拟所述接收机、所述“或”门、所述触发器和所述驱动器的电路延迟。
全文摘要
本发明的延迟锁定环(100)包括延迟线(112),用来按照控制信号(P)、通过该延迟线提供延迟,延迟线跨接在输入节点(108)和输出节点(B)之间。延迟元件(110)连接到输入节点,延迟元件用来向来自输入节点的输入信号(CKin)提供预定的延迟,以便提供延迟后的输入信号。相位比较器(114)连接到输出节点和延迟元件,用来比较输出信号(CKout)和输入信号之间的相位差以及向延迟线输出控制信号,使得延迟线向跨接在输入和输出节点的延迟线提供预定的延迟值。
文档编号H03L7/00GK1271212SQ00106950
公开日2000年10月25日 申请日期2000年4月20日 优先权日1999年4月20日
发明者J·-M·多尔图, A·M·楚, F·费莱奥罗 申请人:因芬尼昂技术北美公司, 国际商业机器公司