存储器件及其制造方法和存取方法

存储器件及其制造方法和存取方法
【专利摘要】本申请公开了一种存储器件及其制造方法和存取方法。一示例存储器件可以包括：衬底；在衬底上形成的晶体管，包括栅堆叠以及栅堆叠两侧的源区和漏区；在衬底中形成的电容器结构，该电容器结构的至少一部分延伸到晶体管的沟道区下方，其中，该存储器件还包括电容器结构与晶体管的漏区之间的隧穿通道，该隧穿通道被配置为在晶体管导通且晶体管的源区与电容器结构之间存在一定的电压差时，通过隧穿效应，允许晶体管沟道区中的载流子进入电容器结构中或者释放电容器结构中存储的载流子。
【专利说明】存储器件及其制造方法和存取方法

【技术领域】
[0001] 本公开涉及半导体领域，更具体地，涉及一种存储器件及其制造方法和存取方法。

【背景技术】
[0002] 浮栅晶体管结构一种常见的闪存器件实现方式。然而，随着器件的不断小型化，浮 栅中能够存储的电荷越来越少。这导致器件的阈值电压波动并因此导致误差。此外，由于 浮栅晶体管结构需要两层栅介质层，因此难以进一步小型化，因为总的栅介质厚度较大。


【发明内容】

[0003] 本公开的目的至少部分地在于提供一种存储器件及其制造方法和存取方法。
[0004] 根据本公开的一个方面，提供了一种存储器件，包括：衬底；在衬底上形成的晶体 管，包括栅堆叠以及栅堆叠两侧的源区和漏区；在衬底中形成的电容器结构，该电容器结构 的至少一部分延伸到晶体管的沟道区下方，其中，该存储器件还包括电容器结构与晶体管 的漏区之间的隧穿通道，该隧穿通道被配置为在晶体管导通且晶体管的源区与电容器结构 之间存在一定的电压差时，通过隧穿效应，允许晶体管沟道区中的载流子进入电容器结构 中或者释放电容器结构中存储的载流子。
[0005] 根据本公开的另一方面，提供了一种制造存储器件的方法，包括：在衬底中形成沟 槽；在沟槽中形成电容器结构和隧穿通道；在衬底上形成晶体管，该晶体管包括栅堆叠以 及栅堆叠两侧的源区和漏区，使得该晶体管的沟道区至少部分地位于电容器结构上方，且 漏区与隧穿通道邻接；其中，隧穿通道被配置为在晶体管导通且晶体管的源区与电容器结 构之间存在一定的电压差时，通过隧穿效应，允许沟道区中的载流子进入电容器结构中或 者释放电容器结构中存储的载流子。
[0006] 根据本公开的再一方面，提供了一种对上述存储器件进行存取的方法，包括：通过 字线施加导通电压以使晶体管导通，且通过位线向源极施加第一偏置，使得载流子能够进 入并存储于电容器结构中，从而在该存储器件中存储第一状态；以及通过字线施加导通电 压以使晶体管导通，且通过位线向源极施加第二偏置，使得载流子能够从电容器结构中释 放，从而在该存储器件中存储第二状态，其中，晶体管在第一状态下的阈值电压不同于晶体 管在第二状态下的阈值电压。
[0007] 根据本发明的示例性实施例，存储器件包括形成于晶体管的沟道区下方的电容器 结构。该电容器结构可以充当晶体管的背栅，并因此可以控制晶体管的阈值电压。这种存 储器件设置有助于增加（在电容器结构中）存储电荷的空间并因此降低阈值电压的波动。 此外，通过优化背栅电容以及漏区和背栅电容之间的电介质漏电流，在此公开的存储器件 可以用作动态随机存取存储器（DRAM)。

【专利附图】

【附图说明】
[0008] 通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和 优点将更为清楚，在附图中：
[0009] 图1(a)是示出了根据本公开一个实施例的存储器件的截面图，图1(b)是示出了 该存储器件的示例连接的截面图；
[0010] 图2-15是示出了根据本公开另一实施例的制造存储器件的流程中多个阶段的示 意图；
[0011] 图16是示出了根据本公开另一实施例的存储器件的存取原理的示意图。

【具体实施方式】
[0012] 以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性 的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以 避免不必要地混淆本公开的概念。
[0013] 在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制 的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的 各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制 造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同 形状、大小、相对位置的区域/层。
[0014] 在本公开的上下文中，当将一层/元件称作位于另一层/元件"上"时，该层/元 件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一 种朝向中一层/元件位于另一层/元件"上"，那么当调转朝向时，该层/元件可以位于该另 一层/元件"下"。
[0015] 根据本公开的实施例，提供了一种存储器件（例如，闪存）。该存储器件可以包括 在衬底上形成的晶体管以及在衬底中形成的电容器结构（因此，可以形成1T1C的存储器配 置）。该电容器结构的至少一部分可以延伸到晶体管的沟道区下方，并因此能够充当晶体管 的背栅。
[0016] 该存储器件还可以包括电容器结构与晶体管（例如，其漏区）之间的隧穿通道。该 隧穿通道允许晶体管与电容器结构之间通过隧穿效应交换电荷（例如晶体管的多数载流 子，如对于η型器件为电子，对于p型器件为空穴）。例如，这样的隧穿通道可以包括与电 容器结构相邻的隧穿电介质层以及该隧穿电介质层与晶体管（例如，其漏区）之间的导电 通道。该隧穿电介质的厚度可以设置为使得能够发生隧穿效应。具体地，隧穿电介质层的 厚度可以设置为使得由于晶体管导通而流动的载流子例如在晶体管的源区与电容器结构 之间存在一定的电压差时能够隧穿通过该电介质层，例如约〇. 3-15nm。例如，当晶体管导 通且载流子（例如，电子）从源区流向漏区时，载流子可以通过遂穿通道，并隧穿通过隧穿 电介质层，从而进入并因此存储于电容器结构中；另一方面，当晶体管导通时，通过在源区 和/或漏区上施加适当的偏置，可以使得电容器结构中存储的载流子（如果存在的话）隧 穿通过隧穿电介质层，并通过导电通道释放。这样，该存储器件可以表现出（至少）两种状 态：电容器结构中存储有电荷，电容器结构中没有存储电荷（例如，可以将电容器结构中存 储有电荷的状态认为是逻辑"1"，而将电容器结构中没有存储电荷的状态认为是逻辑"〇"； 反之亦然）。
[0017] 另一方面，由于电容器结构可以充当晶体管的背栅，背栅中的电荷会影响晶体管 的阈值电压。这样，根据背栅电容器中存储电荷与否，晶体管可以表现出不同的阈值电压并 因此表现出不同的电学特性。因此，可以根据晶体管的电学特性，来读出存储器件的状态 (或者，"数据"）。
[0018] 根据一示例，电容器结构和隧穿通道可以形成于从衬底表面延伸到衬底内部的槽 中。为了既能够形成背栅又不至于影响晶体管的设置，该沟槽在衬底表面处的开口可以位 于晶体管（例如，其漏区）一侧，并且该沟槽在衬底中可以从该侧延伸到沟道区的至少一部 分下方。这样，沟槽可以具有从开口向衬底内大致坚直延伸的第一部分以及从该第一部分 向着沟道区下方大致横向延伸的第二部分。即，沟槽从位于晶体管一侧的开口向衬底内延 伸，并迂回绕过形成晶体管的区域。另一方面，为了实现电荷存储/释放，沟槽（例如，其第 一部分）可以与晶体管（例如，其漏区）邻接，使得沟槽中形成的隧穿通道能够与晶体管之 间交换电荷。
[0019] 在这种情况下，电容器结构可以实现为沟槽型电容器。例如，电容器结构可以包 括位于沟槽的一部分内壁上的电容器电介质层以及在沟槽内与电容器电介质层相邻形成 的电容器极板层，并且还可以包括在衬底中形成的与电容器电介质层邻接的导电区域（充 当电容器的另一极板）。电容器电介质层的厚度可以厚于隧穿电介质层的厚度，例如为约 l_45nm〇
[0020] 根据本公开的一有利示例，晶体管被实现为η型（从而其源区和漏区为η型掺 杂）。在这种情况下，当晶体管导通时，沟道区中流动的载流子主要为电子。电子更易于隧 穿通过隧穿电介质层，从而实现电荷的存储/释放。此时，晶体管可以形成于衬底中的Ρ型 阱区中。
[0021] 另外，在晶体管为η型晶体管的情况下，电容器的另一极板可以实现为衬底中的η 型阱区。此时，为了便于制造与电容器该极板的接触部，可以在衬底中形成从衬底表面延伸 至η型阱区的η型掺杂区（与晶体管隔离）。这样，只需到该η型掺杂区的接触部，就可以 实现到电容器该极板的电接触。
[0022] 根据本公开的一些示例，存储器件可以如下来制作。例如，可以在衬底中形成沟 槽，以在沟槽中形成电容器结构和隧穿通道。电容器结构和隧穿通道可以通过向沟槽中依 次填充电介质层和导电层，并进行适当刻蚀来形成。接着，可以在衬底上形成晶体管。例如， 可以在衬底上形成栅堆叠，并进行适当的源/漏注入来形成晶体管。可以控制栅堆叠形成 的位置（其确定沟道区的位置），使得沟道区至少部分地位于沟槽中形成的电容器结构上 方，以便电容器结构能够充当背栅。另外，在源/漏注入时，可以使得源区和漏区之一（例 如，漏区）与沟槽中形成的隧穿通道邻接，以便实现有效的电荷交换。
[0023] 沟槽例如可以形成为包括大致坚直延伸的第一部分以及大致横向延伸的第二部 分，如上所述。这种沟槽例如可以通过下述方式来形成。具体地，可以通过离子注入，在衬 底中形成大致横向延伸的改性区。在此，所谓"改性区"，是指可以相对于衬底中未改性的 区域具有刻蚀选择性的部分。然后，可以形成从衬底表面大致坚直延伸到该改性区的开口。 该开口的横向尺寸可以小于该改型区的横向尺寸。经由该开口，选择性刻蚀改性区，以将之 去除。这样，就形成了沟槽（开口大致对应于"第一部分"，而去除改性区后形成的空间大致 对应于"第二部分"）。
[0024] 根据一有利示例，开口大致位于改性区中部。这样，在沟槽中形成电容器结构和隧 穿通道之后，可以在开口的大致中部位置形成隔离区，并因此能够将电容器结构和隧穿通 道分为电隔离的两个部分，它们可以分别用于两个不同存储单元。这有利于器件集成。
[0025] 本公开可以各种形式呈现，以下将描述其中一些示例。
[0026] 图1(a)是示出了根据本公开一个实施例的存储器件的截面图。如图1(a)所示， 该存储器件包括衬底100。衬底100可以包括体半导体衬底如Si、Ge，化合物半导体衬底如 SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，绝缘体上半导体衬底 (SOI)等。为方便说明，以下以体硅衬底以及硅系材料为例进行描述。
[0027] 该存储器件还可以包括在衬底100上形成的晶体管。晶体管包括在衬底100上 形成的栅堆叠，包括栅介质层128和栅导体层130。另外，在栅堆叠两侧，形成有栅侧墙 (spacer) 132。例如，栅介质层128可以包括各种合适的电介质材料，优选为高K电介质材 料，如Hf02，其厚度例如为约2-10nm。栅导体层130可以包括多晶硅、金属如Ti、Co、Ni、Al、 W或其合金等，其厚度例如为约50-150nm。在栅介质层128包括高K电介质材料而栅导体 层130包括金属的情况下，它们之间还可以夹有功函数调节层（未示出）。栅侧墙132可以 包括氮化物（例如，氮化硅），其厚度例如为约40-100nm。另外，该晶体管还包括在栅堆叠 两侧的衬底中例如通过离子注入而形成的源/漏区134。例如，源/漏区134包括η型掺杂 齐U，从而该晶体管为η型器件。晶体管的沟道区在栅堆叠下方，在源区和漏区之间。
[0028] 这里需要指出的是，图1中仅仅示出了晶体管的一种示例实现方式。本领域技术 人员知道适用的众多其他晶体管实现方式。在以下的示例中，以晶体管为η型为例进行描 述。但是需要指出的是，本公开不限于此。本领域技术人员可以通过适当地改变各种掺杂 极性而将本公开的技术应用于Ρ型器件。
[0029] 该存储器件还可以包括在衬底100中形成的电容器结构，包括电容器电介质层 114、导电材料制成的第一极板116以及衬底100中的导电区域126形成的第二极板。电容 器电介质层114可以包括各种合适的电介质材料，例如氧化物（如氧化硅）、高Κ电介质材 料如Hf0 2或其组合等，其厚度例如为约l-45nm。第一极板116可以包括各种合适的导电材 料，例如掺杂的多晶硅或金属性材料如TiN、W或其组合。第二极板126可以包括例如通过 离子注入而在衬底100中形成的阱区（例如，η型）。优选地，电容器结构以其电介质层114 面对晶体管（特别是其沟道区）。也即，第二极板126基本上形成为与电容器电介质层114 的下表面邻接。这样，电容器结构可以充当晶体管的背栅，而电容器电介质层114例如可以 充当背栅介质。
[0030] 另外，该存储器件还可以包括电容器结构与晶体管的漏区之间的隧穿通道，包括 隧穿电介质层118和导电通道120。隧穿电介质层118与电容器结构邻接，且一方面使得能 够向电容器结构中存储电荷/从电容器结构中释放电荷（例如，通过隧穿效应），另一方面 又将电容器结构与晶体管电隔离。隧穿电介质层118可以包括各种合适的电介质材料，例 如氧化物（如氧化硅）、低Κ电介质材料如Si0F、SiC0H、Si0、SiC0、SiC0N或其组合等，其厚 度例如为约0. 3-15nm。导电通道120可以包括各种合适的导电材料，例如掺杂的多晶硅或 金属性材料如TiN、W或其组合。该导电通道120可以与源/漏区134之一（例如，漏区） 电接触。这样，来自晶体管的电荷可以通过该导电通道120,并隧穿通过隧穿电介质层118 进入电容器结构中；或者，电容器结构中存储的电荷可以隧穿通过隧穿电介质层118,并通 过导电通道120而释放。
[0031] 根据一有利示例，电容器结构和隧穿通道形成为使得电容器结构（特别是其第一 极板116)不会与晶体管的源/漏区134电接触。例如，在图1(a)的示例中，电容器结构的 整体基本上位于晶体管下方，隧穿电介质层118可以覆盖第一极板116在电容器电介质层 114相反一侧的整个表面（第一极板116在电容器电介质层114 一侧的表面被该电容器电 介质层114覆盖），以有效确保电容器结构与源/漏区134之间的电隔离。
[0032] 在图1(a)的示例中，将晶体管（以及电容器结构和隧穿通道）示出为形成于由浅 沟槽隔离（STI) 124所隔离的有源区中。在这种情况下，衬底100中可以包括阱区142(例 如，对于η型晶体管，为p型阱区），该阱区142可以充当晶体管的体区（body)。另外，在图 1(a)的示例中，电容器结构的第二极板126(阱区）形成为延伸到该有源区外。这样，可以 在该有源区外容易地制造到第二极板126的接触部。
[0033] 图1(b)示出了图1(a)所示存储器件的示例连接的截面图。如图1(b)所示，可以 在图1(a)所示结构的表面上例如通过淀积形成层间电介质层136。该层间电介质层136可 以包括各种合适的电介质材料如氧化物。在该层间电介质层136中与晶体管的栅堆叠、源 /漏区相对应的位置处，可以形成与它们的接触部；另外，还可以形成与电容器结构的第二 极板126的接触部138。为了避免形成延伸到半导体中与第二极板126直接接触的接触部 (过长而不容易制作），可以在衬底100中形成导电区域144,例如，掺杂极性（在该示例中 为η型）与第二极板126相同的掺杂区。这样，接触部138可以通过该导电区域144而与 第二极板126电连接。
[0034] 图2-15是示出了根据本公开另一实施例的制造存储器件的流程中多个阶段的示 意图。
[0035] 如图2所示，提供衬底1000,例如体硅衬底。在衬底1000上，例如可以通过淀积形 成一薄（例如，厚度为约3-20nm)的垫（pad)氧化物层1002。为了在该衬底1000中形成具 有一定横向延伸的沟槽，可以如下进行处理。
[0036] 具体地，可以在垫氧化物层1002上形成光刻胶1004,并对其进行构图，以在其中 形成开口。该开口的横向尺寸大致确定了随后在衬底中形成的沟槽的横向延伸尺寸，例如 为约60-460nm。随后，进行离子注入（在该示例中注入η型杂质），以在衬底1000中形成 埋入的改性区1006。控制离子注入的能量，使得改性区1006位于衬底1000的表面下方一 定距离处。之后可以去除光刻胶1004。
[0037] 接着，如图3所示，可以在垫氧化物层1002上例如通过淀积形成掩模层1008。例 如，掩模层1008包括氮化物，厚度为约50-200nm。在掩模层1008上，形成光刻胶1010,并 对其进行构图，以在其中形成开口。该开口的横向尺寸可以小于改性区1006的横向尺寸， 例如为约20-100nm，且可以位于改性区1006的大致中部。
[0038] 随后，如图4所示，以构图的光刻胶1010为掩模，依次对掩模层1008、垫氧化物层 1002和衬底1000进行刻蚀，如反应离子刻蚀（RIE)。刻蚀可以进行到到达改性区1006以 使其露出为止。之后，可以去除光刻胶1010。
[0039] 由于改性区1006露出，可以如图5所不，相对于衬底1000中的未改性部分，选择 性刻蚀改性区1006,从而在衬底1000中形成沟槽1012。沟槽1012可以包括大致坚直延伸 的第一部分1012-1以及大致横向延伸的第二部分1012-2。
[0040] 在此，为了更有效地去除改性区1006周围的残留杂质，可以进一步对衬底1000进 行一定少许刻蚀。这样，沟槽1012会向其外周稍稍扩大。优选地，如图6所示，最终形成的 沟槽1012的第二部分1012-2的顶壁距衬底表面的距离D可以为约10-50nm，以一方面确保 能够在其上方形成晶体管，另一方面确保沟槽1012中形成的电容器能够作为背栅对晶体 管进行作用（例如，控制晶体管的阈值电压）。
[0041] 接下来，可以在如上所述形成的沟槽1012中形成电容器结构和隧穿通道。
[0042] 具体地，如图6所示，例如可以通过淀积，形成一薄（例如厚度为约l_45nm)的电 容器电介质层1014。该电容器电介质层1014可以包括氧化物、高K电介质或其组合。然 后，可以在沟槽中填充导电材料如掺杂的多晶硅或金属，来形成电容器极板层1016。例如， 这可以通过淀积导电材料使其充满沟槽，然后回蚀来形成。根据一有利示例，将导电材料回 蚀到其基本上只位于沟槽的第二部分1012-2中。这有利于保证电容器结构与随后形成的 晶体管之间的隔离。根据另一有利示例，在回蚀导电材料之后，还可以进一步对导电材料进 行各向同性刻蚀，使得电容器极板层1016相对于沟槽的第一部分1012-1在横向上凹入，如 图7所示。这种横向凹入有助于改善随后在该沟槽中形成隔离的情况下由于可能存在的错 位而导致的欧姆接触问题。
[0043] 然后，如图8所示，例如可以通过淀积，依次形成隧穿电介质层1018和导电材料 1020。例如，隧穿电介质层1018包括氧化物、低K电介质或其组合，厚度为约0.3-15nm。导 电材料1020可以包括掺杂的多晶硅或金属，其充满沟槽1012。
[0044] 接下来，如图9所示，可以对导电材料1020进行回蚀。根据一有利示例，将导电材 料回蚀到其基本上只位于沟槽的第二部分1012-2中。根据另一有利示例，在回蚀导电材料 1020之后，也可以进一步对导电材料1020进行各向同性刻蚀，使其相对于沟槽的第一部分 1012-1在横向上凹入。其凹入程度相对较小，以不破坏隧穿电介质层1018对电容器极板层 1016的包封。
[0045] 然后，可以对回蚀后的导电材料1020露出的隧穿电介质层部分和电容器电介质 层部分依次进行选择性刻蚀。由于导电材料1020基本上只位于沟槽的第二部分1012-2 中，且相对于沟槽的第一部分1012-1可以在横向上凹入，从而可以确保去除沟槽的第一部 分1012-1侧壁上的电介质层1014和1018(随后制造的导电通道通过该侧壁与晶体管电接 触）。
[0046] 接下来，如图10所示，可以进一步向沟槽中填充（例如，通过淀积然后回蚀）导电 材料如掺杂的多晶硅或金属。该导电材料可以与导电材料1020相同或不同，它们一起构成 导电通道。在以下描述中，对这两者将不予区分，并且将它们统一示出为1020。根据一有利 示例，导电通道1020的顶面不低于衬底1000的表面。这样，可以在导电通道1020与之后 形成的晶体管之间形成良好的欧姆接触。
[0047] 在制造多个存储器件（例如，制造存储单元阵列）的情况下，还可以形成各存储 器件之间的隔离，例如STI。具体地，如图11所示，可以在图10所示的结构上形成光刻胶 1022,并将其构图为在需要形成STI的部位具有开口。其中一个开口可以大致位于沟槽的 第一部分1012-1的中部。最后，以该构图的光刻胶1022为掩模，进行刻蚀如RIE，以形成沟 槽T。通过向沟槽T中填充电介质如氧化物，形成STI1024,如图12所示。通过STI1024,将 电容器结构和隧穿通道分离为两个部分，它们可以分别用于两个不同的存储器件。之后，例 如可以通过热磷酸，去除掩模层1008。
[0048] 这样，将STI工艺有效地结合到本技术的工艺中，有助于提高制造效率。但是，本 公开不限于此。例如，可以先在衬底中形成STI以隔离各器件的有源区，然后在各有源区中 形成相应的存储器件。这种情况下，如上所述制造的电容器结构和隧穿通道可以形成于单 独的有源区内，从而仅用于单独的存储器件（相当于图12中不存在中间STI的情况）。另 夕卜，在这种情况下，沟槽的第一部分1012-1可以对准于第二部分1012-2的一端。即，形成 " L"或"」"型沟槽，而不是上述的"丄"型沟槽。
[0049] 然后，如图13所示，可以通过离子注入（在该示例中，注入η型杂质），在衬底1000 中形成导电阱区1026,以充当电容器结构的另一极板。在离子注入之后，可以进行退火，以 激活注入的杂质。在此，可以控制离子注入的能量，使得导电阱区1026基本上只与电容器 电介质层1014的下侧表面邻接。根据一有利示例，导电阱区1026可以形成为其下侧越过 STI1024,从而各电容器的该极板连接在一起。这样，可以为所有电容器提供共享的接触部， 以与它们的该极板电连接。
[0050] 尽管在该示例中在沟槽中形成填充物之后来形成导电阱区1026,但是本公开不限 于此。例如，可以在如图5所示形成沟槽1012之后就形成导电阱区1026。
[0051] 这样，就完成了电容器结构和隧穿通道。随后，可以按照各种合适工艺来在衬底 1000上（特别是STI1024隔离的有源区内）形成晶体管。例如，如图14所示，可以去除 垫氧化物层1002。然后，在衬底1000上依次形成栅介质层1028和栅导体层1030,并对 它们进行构图，以形成栅堆叠。然后，可以栅堆叠为掩模，进行晕圈（halo)注入和延伸区 (extension)注入。接着，在栅堆叠两侧形成栅侧墙1032,并以栅堆叠和栅侧墙为掩模，进 行源/漏（S/D)注入。可以进行退火，以激活注入的杂质，并因此形成源/漏区1034。根据 一有利示例，在去除垫氧化物层1002之后，可以进行离子注入，以在衬底1000中形成p型 阱区（未示出），充当晶体管的体区。
[0052] 这样，就得到了根据该实施例的存储器件。如图14所示，该存储器件可以包括在 衬底1000上形成的晶体管和电容器结构（从而形成1T1C的配置）。电容器结构延伸到晶 体管的沟道区（位于栅堆叠下方，夹于源区和漏区之间）下方，并可以充当晶体管的背栅。 具体地，电容器结构可以其电容器电介质层1014面对沟道区。导电通道1020与源/漏区 之一（例如，漏区）1034电接触。另外，导电通道1020与电容器结构（具体地，电容器极板 层1016)之间夹有隧穿电介质层1018。这样，一方面，电容器结构与晶体管之间并不导电连 接；另一方面，电荷又能隧穿通过隧穿电介质层1018,从而可以向电容器结构中存储电荷/ 从电容器结构中释放电荷。
[0053] 在如上所述形成存储器件之后，还可以形成各种电接触。如图15所示，可以在图 14所不结构的表面上淀积层间电介质（ILD)层1036。该ILD层1036例如可以包括氧化 物。可以对ILD层1036进行平坦化处理例如CMP，使其表面大致平坦。然后，例如可以通 过光刻，形成接触孔，并在接触孔中填充导电材料如金属（例如，W或Cu等），来形成接触 部1038,例如与栅堆叠的接触部、与源/漏区的接触部以及与电容器结构（特别是导电阱区 1026)的接触部。根据一有利示例，与栅堆叠的接触部可以连接至存储器件的字线，与源区 的接触部可以连接至存储器件的位线。
[0054] 另外，为了降低接触电阻，还可以在形成ILD层1036之前，进行硅化处理，以形成 金属硅化物1040。
[0055] 下面，将结合图16(对应于图1(b)所示的存储器件）描述根据本公开实施例的存 储器件的工作原理。
[0056] 例如，可以通过接触部138使导电阱区126接地，使晶体管的漏区电浮置，并通过 位线将晶体管的源区进行一定的负偏置。在这种情况下，当通过字线向栅极130施加导通 电压而使晶体管导通时，可以存在从源区到漏区的载流子（在该示例中，为电子）流动。这 些载流子可以通过导电通道120,并隧穿通过隧穿电介质层118,而进入并因此存储于电容 器结构中，如图16中的实线箭头所示。
[0057] 另一方面，可以通过接触部138使导电阱区126接地，使晶体管的漏区电浮置，并 通过位线将晶体管的源区进行一定的正偏置。在这种情况下，当通过字线向栅极130施加 导通电压而使晶体管导通时，可以将电容器结构中存储的电荷（如果存在的话）拉出电容 器结构，如图16中的虚线箭头所示。这样，可以对电容器结构进行放电。
[0058] 因此，该存储器件至少可以存储两种状态：电容器结构中存储有电荷的状态（例 如，可以视为逻辑"1"），以及电容器结构中没有存储电荷的状态（例如，可以视为逻辑 "〇")。电容器结构中电荷的有无会影响晶体管的阈值电压（例如，对于η型器件，电容器结 构中存储有电子时晶体管的阈值电压Vt 1可以高于电容器结构中没有存储电子时晶体管 的阈值电压Vt2)，从而晶体管可以对外表现出不同的电学特性。可以根据晶体管的这种电 学特性差异，来对存储器件的存储状态进行检测。
[0059] 例如，在需要对存储器件进行读取时，可以通过接触部138使导电阱区126接地， 通过接触部使漏区接地，并可以将位线预充电至预定电压。此时，可以通过字线向栅极施加 一定的偏置。该偏置例如可以在Vtl与Vt2之间。此时，位线上的电压将根据存储器件的 状态而不同。例如，当存储器件为"〇"状态时（阈值电压Vt2,较低），字线上施加的偏置可 以使晶体管导通。此时，位线上的电压将由于晶体管的源区和漏区之间的电流而改变。而 当存储器件为" 1"状态时（阈值电压Vtl，较高），字线上施加的偏置不足以使晶体管导通。 此时，位线上的电压将不会改变。因此，可以根据位线电压的不同，读取存储器件中存储的 状态（或，"数据"）。
[0060] 另外，对存储器件的擦除操作例如可以与写入"0"的操作类似。
[0061] 在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是 本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为 了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。 另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利 地结合使用。
[0062] 以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而 并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公 开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的 范围之内。
【权利要求】
1. 一种存储器件，包括： 衬底； 在衬底上形成的晶体管，包括栅堆叠以及栅堆叠两侧的源区和漏区； 在衬底中形成的电容器结构，该电容器结构的至少一部分延伸到晶体管的沟道区下 方， 其中，该存储器件还包括电容器结构与晶体管的漏区之间的隧穿通道，该隧穿通道被 配置为在晶体管导通且晶体管的源区与电容器结构之间存在一定的电压差时，通过隧穿效 应，允许晶体管沟道区中的载流子进入电容器结构中或者释放电容器结构中存储的载流 子。
2. 根据权利要求1所述的存储器件，其中，隧穿通道包括： 与电容器结构相邻的隧穿电介质层；以及 该隧穿电介质层与漏区之间的导电通道， 其中，所述隧穿电介质层的厚度设置为使得能够发生所述隧穿效应。
3. 根据权利要求2所述的存储器件，其中，隧穿电介质层的厚度为约0. 3-15nm。
4. 根据权利要求1所述的存储器件，其中， 电容器结构和隧穿通道形成于从衬底表面延伸到衬底内部的沟槽中，其中该沟槽在衬 底表面处的开口位于漏区一侧，并且该沟槽在衬底中从漏区一侧延伸到沟道区的至少一部 分下方。
5. 根据权利要求4所述的存储器件，其中，该沟槽处于晶体管下方的顶壁距衬底表面 的距离为约10_50nm。
6. 根据权利要求4所述的存储器件，其中， 电容器结构包括位于沟槽的一部分内壁上的电容器电介质层以及在沟槽内与电容器 电介质层相邻形成的电容器极板层，并且还包括在衬底中形成的与电容器电介质层邻接的 导电区域。
7. 根据权利要求6所述的存储器件，其中，电容器电介质层的厚度为约l-45nm。
8. 根据权利要求6所述的存储器件，其中，晶体管为η型晶体管，且导电区域为衬底中 的η型阱区。
9. 根据权利要求8所述的存储器件，还包括形成于衬底中的ρ型阱区，其中晶体管的源 区和漏区形成于该Ρ型阱区中。
10. 根据权利要求8所述的存储器件，还包括从衬底表面延伸至η型阱区的η型掺杂 区，其中η型阱区可通过该η型掺杂区连接至外部。
11. 一种制造存储器件的方法，包括： 在衬底中形成沟槽； 在沟槽中形成电容器结构和隧穿通道； 在衬底上形成晶体管，该晶体管包括栅堆叠以及栅堆叠两侧的源区和漏区，使得该晶 体管的沟道区至少部分地位于电容器结构上方，且漏区与隧穿通道邻接； 其中，隧穿通道被配置为在晶体管导通且晶体管的源区与电容器结构之间存在一定的 电压差时，通过隧穿效应，允许沟道区中的载流子进入电容器结构中或者释放电容器结构 中存储的载流子。
12. 根据权利要求11所述的方法，其中，形成沟槽包括： 通过离子注入，在衬底中形成改性区； 形成从衬底表面延伸到改性区的开口； 经由开口，选择性刻蚀改性区。
13. 根据权利要求12所述的方法，还包括： 经由开口，进一步选择性刻蚀一定量的衬底。
14. 根据权利要求11所述的方法，其中，形成电容器结构和隧穿通道包括： 在形成有沟槽的衬底上形成电容器电介质层； 在沟槽中填充第一导电材料并回蚀，以形成电容器极板层； 形成隧穿电介质层； 在沟槽中填充第二导电材料并回蚀； 依次选择性刻蚀由回蚀后的第二导电材料露出的隧穿电介质层部分和电容器电介质 层部分； 进一步在沟槽中填充第三导电材料；以及 通过离子注入，在衬底中形成充当电容器结构另一极板的导电阱区。
15. 根据权利要求14所述的方法，其中，第三导电材料的顶面不低于衬底的表面。
16. 根据权利要求11所述的方法，还包括： 形成隔离区，该隔离区将沟槽中形成的电容器结构和隧穿通道分为电隔离的两个部 分。
17. -种对根据权利要求1所述的存储器件进行存取的方法，包括： 通过字线施加导通电压以使晶体管导通，且通过位线向源极施加第一偏置，使得载流 子能够进入并存储于电容器结构中，从而在该存储器件中存储第一状态；以及 通过字线施加导通电压以使晶体管导通，且通过位线向源极施加第二偏置，使得载流 子能够从电容器结构中释放，从而在该存储器件中存储第二状态， 其中，晶体管在第一状态下的阈值电压不同于晶体管在第二状态下的阈值电压。
18. 根据权利要求17所述的方法，还包括： 对位线预充电至一电压； 在字线上施加一偏置电压；以及 根据位线上的电压是否改变，来确定存储器件中存储第一状态还是第二状态， 其中，所述偏置电压在第一状态下的阈值电压与第二状态下的阈值电压之间。
【文档编号】H01L21/8242GK104112747SQ201310138397
【公开日】2014年10月22日 申请日期:2013年4月19日 优先权日:2013年4月19日
【发明者】朱慧珑 申请人:中国科学院微电子研究所