存储元件的制造方法
【技术领域】
[0001]本发明是有关于一种半导体元件的制造方法，且特别是有关于一种存储元件的制造方法。
【背景技术】
[0002]非易失性存储器(non-volatile memory)由于可进行多次数据的存入、读取、擦除等操作，且具有当电源供应中断时，所储存的数据不会消失的优点。因此，非易失性存储器已成为许多电子产品中必须具备的存储元件。
[0003]随着半导体元件的尺寸日益缩减，传统水平式存储元件的短通道效应(shortchannel effect)日渐严重。此现象将导致存储元件中第二位效应(2nd bit effect)以及编程干扰(program disturbance)的恶化。因此，为了改善上述现象，近年来发展出垂直式存储元件(vertical memory device),使得在尺寸缩小的同时也可维持相同的通道长度，以避免短通道效应的发生。
[0004]然而，由于垂直式存储元件是将各部件往上叠层，因此在制造的过程中也相对水平式存储元件复杂。故如何简化垂直式存储元件的工艺步骤为当前所需研究的课题。
【发明内容】
[0005]本发明提供一种存储元件的制造方法，可简化垂直式存储元件的工艺步骤，并与现有工艺相容。
[0006]本发明提供一种存储元件的制造方法，其包括以下步骤:提供衬底，衬底包括第一部分与第二部分；于第一部分的衬底上形成多个半导体鳍状结构；每一半导体鳍状结构沿着第一方向延伸，且包括第一掺杂区与基体区；第一掺杂区位于基体区上；相邻两个半导体鳍状结构之间具有沟道；于半导体鳍状结构的基体区与沟道底部的衬底中形成第二掺杂区，并延伸到第二部分的衬底中。
[0007]在本发明的一实施例中，其中形成上述半导体鳍状结构的方法包括以下步骤:在衬底上形成掺杂层；图案化掺杂层与衬底，以形成半导体鳍状结构。
[0008]在本发明的一实施例中，更包括以下步骤:在图案化上述掺杂层与衬底之前，在掺杂层上形成硬掩模层；在硬掩模层上形成图案化的掩模层；以图案化的掩模层为掩模，图案化硬掩模层、掺杂层与衬底，以形成多个图案化的硬掩模层、第一掺杂区与基体区。
[0009]在本发明的一实施例中，其中上述硬掩模层的材料包括氧化硅、氮化硅、先进图案化薄膜或其组合。
[0010]在本发明的一实施例中，其中形成上述第二掺杂区的方法包括以上述图案化的硬掩模层为掩模，对衬底进行离子注入工艺，将掺质注入衬底中，以形成第二掺杂区；移除上述图案化的硬掩模层。
[0011]在本发明的一实施例中，其中形成上述半导体鳍状结构的方法包括以下步骤:在衬底上形成叠层，上述叠层由上而下包括第一掺杂层、基体层与第二掺杂层；图案化第一掺杂层与基体层，以形成上述半导体鳍状结构，其中第二掺杂层做为第二掺杂区。
[0012]在本发明的一实施例中，存储元件的制造方法更包括以下步骤:于衬底的第二部分中形成多个隔离结构；于上述隔离结构之间的衬底中形成第三掺杂区；上述第三掺杂区与第二掺杂区电性连接。每一第一接触窗透过第三掺杂区电性连接第二掺杂区。
[0013]在本发明的一实施例中，存储元件的制造方法更包括以下步骤:于衬底上形成多个字线；每一字线沿着第二方向延伸，覆盖各半导体鳍状结构的部分侧壁与部分顶部;第二方向与第一方向不同；于半导体鳍状结构与字线之间形成电荷储存层；于衬底的第二部分上形成多个第一接触窗，且沿着第一方向排列；每一第一接触窗电性连接第二掺杂区；于衬底的第一部分上形成多个第二接触窗；每一第二接触窗电性连接所对应的第一掺杂区。
[0014]在本发明的一实施例中，存储元件的制造方法更包括在上述第二部分的衬底中形成多个接触孔；上述接触孔的底面裸露出第二掺杂区，每一第一接触窗与每一接触孔底部的第二掺杂区电性连接。
[0015]在本发明的一实施例中，其中上述第二掺杂区连接每一半导体鳍状结构。
[0016]基于上述，本发明提供的存储元件的制造方法，通过在半导体鳍状结构的基体区与沟道底部的衬底中形成第二掺杂区，以使得第二掺杂区连接每一半导体鳍状结构。同时，将第二掺杂区延伸到第二部分的衬底中，使得第一接触窗电性连接第二掺杂区。如此一来，第一接触窗可电性连接每一半导体鳍状结构。上述制造方法可使垂直式存储元件的内部之间的连接更为容易，不仅大幅简化垂直式存储元件的工艺步骤，更可简化存储元件之间的相对关系以及叠层结构的架构，维持原有的操作效能，并与现有工艺兼容。
[0017]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0018]图1为依照本发明的一实施例所绘示的存储元件的上视示意图。
[0019]图2A至图2G分别为沿图1的A_A’线的存储元件的制造方法的剖面示意图。
[0020]图3为依照本发明的一实施例所绘示沿图1的B-B’线的剖面示意图。
[0021]图4为依照本发明的另一实施例所绘示沿图1的B-B’线的剖面示意图。
[0022]图5A至图5B是依照本发明的又一实施例所绘示的存储元件的部分构件的制造方法的剖面示意图。
[0023]图6A至图6B是依照本发明的再一实施例所绘示的存储元件的部分构件的制造方法的剖面示意图。
[0024]【符号说明】
[0025]10:衬底
[0026]10a、54a:基体区
[0027]ll、12a、13、52a、56a:掺杂区
[0028]12、52、56:掺杂层
[0029]14:氧化层
[0030]14a:图案化的氧化层
[0031]16:氮化层
[0032]16a:图案化的氮化层
[0033]18:先进图案化薄膜层
[0034]18a:图案化的先进图案化薄膜层
[0035]19:硬掩模层
[0036]19a:图案化的硬掩模层
[0037]20:掩模层
[0038]22:电荷储存层
[0039]24:字线
[0040]26:介电层
[0041]28:隔离结构
[0042]30:介电层
[0043]32、34:接触窗
[0044]32a>34a:接触孔
[0045]40、42、44:半导体鳍状结构
[0046]50、60:叠层
[0047]54:基体层
[0048]62、64:势垒层
[0049]62a、64a:图案化的势垒层
[0050]100:存储元件
[0051]B1、B2:区块
[0052]D1、D2:方向
[0053]P1、P2:部分
[0054]R1、R2:区
[0055]T、T1、T2:沟道
【具体实施方式】
[0056]图1为依照本发明的一实施例所绘示的存储元件的上视示意图。图2Α至图2G分别为沿图1的Α-Α’线的存储元件的制造方法的剖面示意图。
[0057]请同时参照图1以及图2Α，提供衬底10。以第一方向Dl来看，衬底10包括第一部分Pl与第二部分Ρ2。第一部分Pl例如是存储元件100的数组区，第二部分Ρ2例如是数组的周边区域。以第二方向D2来看，衬底10包括多个第一区块BI与多个第二区块Β2。第一区块BI与第二区块Β2相互交替。每一第一区块BI包括两个第一区Rl与一个第二区R2。第二区R2位于第一区块Rl之