图像感测器件及其制造方法
【专利摘要】本发明的一些实施例提供了一种背照式(BSI)图像传感器。背照式(BSI)图像传感器包括：半导体衬底；以及层间介电(ILD)层，位于半导体衬底的前侧处。ILD层包括：介电层，位于半导体衬底上方；和接触件，部分地掩埋在半导体衬底内部。接触件包括：硅化物层，包括近似在从约600埃至约1200埃的范围内的预定厚度。本发明还提供一种制造背照式(BSI)图像传感器的方法。
【专利说明】
图像感测器件及其制造方法
技术领域
[0001]本发明涉及背照式(BSI)图像传感器，更具体地涉及图像感测器件及其制造方法。
【背景技术】
[0002]图像传感器广泛应用于各种成像应用和产品，诸如数码相机、扫描仪、复印机等。图像传感器的性能取决于图像传感器中的像素的质量。作为半导体图像传感器的IC发展的一部分，像素的尺寸一直在稳步减小。随着像素的尺寸不断缩小，像素的质量变得越来越难控制。
[0003]像素的质量可以影响性能，诸如暗电流的量。暗电流是图像传感器中的噪声源之一。暗电流被称为非光学器件中(诸如晶体管中)的漏电流。
【发明内容】
[0004]本发明提供一种背照式(BSI)图像传感器，包括:半导体衬底；以及层间介电(ILD)层，位于所述半导体衬底的前侧处，并且所述ILD层包括介电层和接触件，所述介电层位于所述半导体衬底上方，并且所述接触件部分地掩埋在所述半导体衬底内部，并且所述接触件包括硅化物层，所述硅化物层包括近似在从约600埃至约1200埃的范围内的预定厚度。
[0005]优选地，所述半导体衬底包括非硅化物部分。
[0006]优选地，所述硅化物层位于所述半导体衬底的前侧下方。
[0007]优选地，所述接触件包括共形地加衬于所述硅化物层的顶部上的阻挡层。
[0008]优选地，所述硅化物层是包括钛元素的自对准硅化物层。
[0009]优选地，所述硅化物层包括晶格结构，并且所述晶格结构包括配置为利用所述晶格结构的X-射线衍射图案上的峰测得的{220}平面或{311}平面。
[0010]优选地，所述硅化物层包括与所述半导体衬底接触的基本平坦的底面。
[0011]本发明还提供一种背照式(BSI)图像传感器，包括:半导体衬底，包括硅部分；以及层间介电(ILD)层，位于所述半导体衬底的前侧处，并且所述ILD层包括介电层和接触插塞，所述介电层位于所述前侧上，并且所述接触插塞被所述介电层围绕并且部分地掩埋在所述硅部分内部，并且所述接触插塞包括自对准硅化物层，所述自对准硅化物层包括晶格结构，并且所述晶格结构包括配置为利用所述晶格结构的X-射线衍射图案上的峰测得的{220}平面或{311}平面。
[0012]优选地，所述硅部分包括不含金属或掺杂剂的材料。
[0013]优选地，所述晶格结构包括配置为利用所述晶格结构的X-射线衍射图案上的峰测得的1040}平面或{022}平面。
[0014]优选地，所述接触件包括位于所述自对准硅化物层上方的阻挡层和导电插塞。
[0015]优选地，所述自对准硅化物层部分地位于所述半导体衬底的前侧下方，从而使得所述前侧下方的第一部分大于所述前侧之上的第二部分。
[0016]优选地，所述自对准硅化物层包括底面和顶面，并且所述底面与所述顶面和所述前侧基本平行。
[0017]优选地，所述自对准硅化物层包括钛元素。
[0018]本发明还提供一种制造背照式(BSI)图像传感器的方法，包括:接收半导体衬底；在所述半导体衬底的前侧上形成介电层；在所述介电层中形成凹槽，从而暴露所述前侧；通过使用在从约600瓦至900瓦的预定范围内的等离子体激发功率，在所述凹槽内部和在所述半导体衬底的前侧下方形成钛层；实施第一热退火；实施第二热退火；以及在所述凹槽内部形成阻挡层。
[0019]优选地，形成所述钛层的操作包括:使用在小于所述预定范围的一半的第一预定范围处基本保持恒定的第一等离子体功率。
[0020]优选地，形成所述钛层的操作包括:使用在近似是所述第一预定范围的两倍但是小于所述预定范围的第二预定范围处基本保持恒定的第二等离子体功率。
[0021]优选地，实施所述第二热退火的操作形成了硅化物层，所述硅化物层包括近似在从约600埃至约1200埃的范围内的预定厚度。
[0022]优选地，方法还包括:去除所述钛层的未反应的钛的操作，并且所述的去除所述未反应的钛的操作在所述第一热退火和所述第二热退火之间实施。
[0023]优选地，实施所述第二热退火的操作形成了自对准硅化物层，所述自对准硅化物层包括晶格结构，并且所述晶格结构包括配置为利用所述晶格结构的X-射线衍射图案上的峰测得的{220}平面或{311}平面。
【附图说明】
[0024]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚讨论起见，各种部件的尺寸可以被任意增大或缩小。
[0025]图1是根据本发明的一些实施例的具有一些像素的图像传感器的平面视图。
[0026]图2是根据本发明的一些实施例的图像传感器的截面图。
[0027]图3是根据一些实施例的图像传感器的截面图。
[0028]图4是根据一些实施例的图像传感器的截面图。
[0029]图5是根据一些实施例的原子结构的截面图。
[0030]图6是根据一些实施例的原子结构的衍射图。
[0031]图7是根据一些实施例的用于制造图像传感器的方法的操作流程。
[0032]图8是根据一些实施例的用于制造图像传感器的方法的操作流程。
[0033]图13是根据一些实施例的在用于制造图像传感器的方法中的操作的示意图。
[0034]图9至图12和图14至图25是根据一些实施例的在用于制造图像传感器的方法中的操作的截面图。
【具体实施方式】
[0035]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0036]而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
[0037]图像传感器的性能受到图像传感器中的像素的质量影响。在图像传感器的制造过程中，控制像素的质量。损坏的像素会导致暗电流，并且产生错误的图像信号。黑像素是当光子进入图像传感器时，不能产生流过图像传感器的电流的像素。黑像素不能产生正确的图像信号。黑像素的原因之一是图像传感器中的用于传输电信号的材料的高电阻。用于减小图像传感器中的电阻的其中一个位置是位于接触件和半导体衬底之间的硅化物区。
[0038]在图1中，示出了图像传感器100。图1是根据一些实施例的图像传感器100的示意性平面图。图像传感器100包括半导体衬底I。半导体衬底I包括像素阵列区域10和位于像素阵列区域10外侧的逻辑区域14。像素阵列区域10包括以像素阵列布置在其中的一个或多个像素区域17和18。像素区域17和18配置为将光转换成图像数据。在一些实施例中，该像素阵列区域10包括互补金属氧化物半导体(CMOS)，并且图像传感器100是CMOS图像传感器(CIS)。在一些实施例中，像素区域17和18是电荷耦合器件(CXD)图像传感器。在一些实施例中，像素区域17和18是单色像素。在一些其他实施例中，像素区域17和18是彩色像素，诸如配置为检测入射光中的不同颜色的蓝色(B)、绿色(G)或红色(R)像素。该图像传感器100还包括布置在黑电平参考像素阵列12中的一个或多个黑电平参考像素19。黑电平参考像素19与像素区域18和19相似或相同，除了阻挡光以防止黑电平参考像素19接收光之外。由黑电平参考像素19输出的图像数据提供了被参考以校准图像传感器100的黑电平。在一些实施例中，省略了黑电平参考像素19。
[0039]图2是图像传感器100的截面图。在一些实施例中，图2、图3、图4、或图9中的图像传感器100、200、300、或500是背照式(BSI)图像传感器。图像传感器100包括像素阵列区域10和黑电平参考像素阵列12。
[0040]像素阵列区域10包括像素区域17和像素区域18。像素区域17和18通过深沟槽隔离件(DTI)86分隔开。像素区域18包括晶体管2。晶体管2包括栅极结构21、栅极间隔件25、光敏元件22和光敏元件23。像素区域17和像素区域18在像素区域17或18的边界处由深沟槽隔离件DTI 86限定。半导体衬底I包括位于半导体衬底I的背侧SI处的深沟槽隔离件(DTI) 86。DTI 86位于背侧SI下方。DTI 86的顶面与背侧SI共面。保护层83的顶面位于背侧SI之上。
[0041]在黑电平参考像素阵列12中构建黑电平参考像素19。光屏蔽层752位于覆盖层723下方。光屏蔽层752防止到达光屏蔽层752的入射光8传输至光敏元件22或23。光敏元件22或23与晶体管2耦接。在一些实施例中，接触插塞53邻近诸如光敏元件22或23的光电二极管。黑电平参考像素19配置为通过接触件42和互连件41将图像数据从晶体管2输出至逻辑晶体管(未示出)。
[0042]图像传感器100包括位于半导体衬底I之上的多层结构72。滤色器阵列73位于多层结构72之上。微透镜741位于滤色器阵列73之上。图像传感器包括100包括位于半导体衬底I下方的层间介电(ILD)层71。再分布层7位于ILD层71下方。
[0043]多层结构72包括第一传输层721、第二传输层722和覆盖层723。多层结构72设置在半导体衬底I的背侧SI上方。传输层721的底面与DTI 86内的反射材料82的顶面接触。
[0044]在一些实施例中，像素阵列区域10包括位于滤色器阵列73中的滤色器731、732或733，该滤色器阵列设置为邻近半导体衬底I的背侧SI。背侧SI与前侧S2相对。在一些其它实施例中，多层结构72布置为具有从图像传感器100外侧的空气至半导体衬底I逐渐增加的折射率。
[0045]在实施例中，半导体衬底I是由娃制成的。半导体衬底I包括块状娃、半导体晶圆、绝缘体上硅(SOI)衬底、或硅锗衬底。在一些实施例中，使用包括III族、IV族和V族元素的其他半导体材料。在一些实施例中，半导体衬底I是未掺杂的。接触插塞53与半导体衬底I中的未掺杂区域接触。在一些其他实施例中，半导体衬底I掺杂有P型掺杂剂或η型掺杂剂。诸如光电二极管的掺杂区域靠近接触插塞53。背侧SI位于半导体衬底I的顶部处。前侧S2位于半导体衬底I的底部处。
[0046]反射材料82位于DTI 86中并且与保护层83交界。反射材料82在靠近背侧SI处与多层结构72接触。反射材料82用作光学分离件以用于配置的像素区域17和18，从而使得光将保持在每个单独的像素区域17或18内。在一些实施例中，反射材料82由导电材料制成。该导电材料配置为反射光。反射材料82是由诸如铝、铜、氮化钛、钨、钽、氮化钽、硅化镍、硅化钴、其他合适的材料和/或它们的组合的导电材料制成的。反射材料82用于防止光从一个像素区域17进入相邻的像素区域18，由此导致相邻的像素区域18通过晶体管2感测光。
[0047]在一些实施例中，DTI 86由浅沟槽隔离(STI)部件或硅的局部氧化(LOCOS)部件取代。DTI 86限定半导体衬底I中的各个元件或区域并且使半导体衬底I的各个元件或区域彼此隔离。例如，DTI 86使邻近的像素区域17或18彼此隔离，使像素阵列区域10与黑电平参考像素19隔离或者使位于逻辑区域内部的电路的一些组件彼此隔离。在一些实施例中，像素区域17和18之间的边界不具有DTI 86。在一些实施例中，DTI 86由诸如氧化硅、氮化硅或氮氧化硅的介电材料或绝缘材料制成。在一些实施例中，DTI 86是包括诸如热氧化物衬垫层和位于热氧化物衬垫层内部的氮化硅或氧化硅的层的多层结构。在一些实施例中，反射材料82包括氮化娃或氧化娃。
[0048]在图2中，半导体衬底I包括位于半导体衬底I的前侧S2处的光敏元件22和光敏元件23。光敏元件22和光敏元件23位于前侧S2之上并且位于半导体衬底I内。在一些实施例中，光敏元件22或23是靠近接触插塞53、栅极结构21、或栅极间隔件25的光电二极管。
[0049]在一些实施例中，光敏元件22或光敏元件23是漏极区域或源极区域。在一些实施例中，光敏元件22或23被掺杂的漏极或源极区域替换。光敏元件22或23配置为接收光8 (B、G、或R)。光8入射在微透镜741上，穿过滤色器阵列73和多层结构72传输，并且朝向背侧SI传输进半导体衬底I。然后光敏元件22或23将光8转换为电流。电流通过接触件42和/或接触插塞53作为图像数据传输。
[0050]晶体管2在半导体衬底I的前侧S2处与光敏元件22或23连接。晶体管2包括栅极结构21和位于前侧S2下方的栅极间隔件25。互连件41通过接触件42与晶体管2耦接。互连件41与接触插塞53耦接。在一些实施例中，晶体管2是用于将由对应的光敏元件22或23捕获的图像数据转移到外部电路的转移晶体管。在一些实施例中，每个像素阵列区域10中也包括具有不同功能的附加的晶体管。在一些实施例中，其他的CIS布置是合适的。在又一实施例中，本文描述的原理也适用于CXD像素。在一些实施例中，像素阵列区域10中的其他晶体管被构建为与晶体管2类似。
[0051]ILD层71位于前侧S2处。ILD层71位于半导体衬底I下方。ILD层71包括从前侧S2至再分布层7的高度H4。ILD层71包括位于前侧S2下方的介电层45。接触件42和接触插塞53掩埋在介电层45内部。接触件42与晶体管2的栅极结构21、光敏元件22或光敏元件23相连接。接触插塞53耦接至非自对准硅化物区域88。非自对准硅化物区域88是半导体衬底的无掺杂剂、金属、自对准硅化物或硅化物的部分。非自对准硅化物区域88也是硅部分。在一些实施例中，非自对准硅化物区域88靠近前侧S2。
[0052]接触插塞53连接至半导体衬底I的硅部分。硅部分由不含金属、硅化物、自对准硅化物或掺杂剂的材料组成。硅部分是非硅化物部分。接触插塞53包括高度H7。接触插塞53部分地掩埋在半导体衬底I内部，从而使得接触插塞53突出在ILD层71之上。在一些实施例中，高度H7大于高度H4。
[0053]接触插塞53包括位于靠近前侧S2的顶部处的硅化物层50。硅化物层50与前侧S2接触。硅化物层50位于半导体衬底I内部。硅化物层50与背侧SI相距高度Hl。前侧S2与背侧SI相距高度H2。DTI 86与前侧S2相距高度H3。硅化物层50与DTI 86的反射材料82相距高度H5。在正交于前侧S2或背侧SI的方向上垂直地测量高度H1、H2、H3、H4或H5。
[0054]接触插塞53包括位于非自对准硅化物区域88内部的硅化物层50。在一些实施例中，硅化物层50由自对准的硅化物(自对准硅化物)组成。硅化物层50是包括钛元素的自对准硅化物层50。硅化物层50位于半导体衬底I的前侧S2之上。接触插塞53包括与硅化物层50接触的阻挡层51。在一些实施例中，诸如钛的导电材料的薄膜位于阻挡层51和介电层45之间。阻挡层51包括任何合适的导电材料，诸如TiN、W、T1、Mo、Co、Pt、Tiff,Ta、TaN、TaSiN、SWN。在一些实施例中，阻挡层51用作助粘剂或扩散阻挡层。助粘剂在介电层45中的介电材料和导电材料52之间提供合适的粘合强度。扩散阻挡层用于防止导电材料52内部的材料的扩散。扩散阻挡层用于防止导电材料52内部的材料与硅化物层50中的材料或与介电层45中的材料的相互混合。在一些实施例中，阻挡层51是位于硅化物层50和导电材料52之间的薄膜。导电材料52位于接触插塞53内部。导电材料52与阻挡层51接触。阻挡层51共形地加衬于导电材料52。导电材料52由诸如包括W、T1、Cu或Al的金属的任何合适的材料组成。接触插塞53耦接在互连件41和半导体衬底I之间。
[0055]接触件42连接至再分布层7中的互连件41。再分布层7位于ILD层71中的介电层45和接触件42下方。再分布层7包括与接触件42耦接的互连件41。再分布层7包括交替的一些导电层和一些介电层46。图案化和/或以其他方式处理导电层以形成耦接至一些器件(例如，晶体管2)和/或位于该器件与一些外部电路之间的互连件41。互连件41通过接触件42或接触插塞53耦接至器件。互连件41通过通孔43耦接至其他层中的另一互连件41。
[0056]接触件42设置在介电层45中。接触件42、接触插塞53或介电层45位于像素阵列区域10或黑电平参考像素阵列12中。ILD层71包括接触插塞53、接触件42和介电层45。接触件42连接至位于前侧S2处的光敏元件22或23。接触件42和接触插塞53在ILD层71和再分布层7之间的界面处连接至互连件41。层间介电(ILD)层71位于半导体衬底I的前侧S2下方。ILD层71包括介电层45，该介电层由诸如硼磷硅酸盐玻璃(BPSG)、等离子体增强的正硅酸乙酯(PE-TEOS)或任何其他合适的介电材料的材料制成。在一些实施例中，接触件42或导电材料52是由诸如招、铜、氮化钛、妈、钛、钽、氮化钽、硅化镍、硅化钴、TaC, TaSiN, TaCN, TiAl, TiAIN、其他合适的材料和/或它们的组合的材料制成的。
[0057]图3示出了与图2中的图像传感器100类似的图像传感器200。硅化物层50包括横向部分Pl和下部LI。在图3中，阻挡层51位于接触插塞53内部的硅化物层50和导电材料52之间。
[0058]在图3中，接触插塞53包括底侧BI。从前侧S2至接触插塞53的底侧BI测量接触插塞53的深度Dl。从背侧SI至底侧BI测量高度Hl。从接触插塞53的一个横向侧面S21至相同接触插塞53的另一横向侧面S21测量接触插塞53的宽度W1。接触插塞53的高宽比是高度H7与宽度Wl之间的比率。
[0059]硅化物层50是接触插塞53的下部LI。下部LI包括底侧BI。下部LI在底侧B2处与阻挡层51的下部L2交界。底侧B2是下部LI和下部L2之间的界面。底侧B2和底侧BI之间的距离是硅化物层50的厚度THl。在一些实施例中，硅化物层50包括预定厚度TH1，该厚度近似在从约600埃至约1200埃的厚度范围内。将该厚度范围设计为合适的范围，从而使得非自对准硅化物区域88的电阻足够小。在一些实施例中，厚度THl小于接触插塞53的深度Dl。在其他实施例中，厚度THl与深度Dl基本相同。在又一实施例中，厚度THl大于深度Dl。底侧BI包括宽度W4。底侧BI包括基本平坦的表面。底侧BI和底侧B2与前侧S2基本平行。底侧BI与半导体衬底I接触。在一些实施例中，接触插塞53的横向侧面S21是锥形的，从而使得硅化物层50是梯形形状并且底侧BI小于底侧B2。在一些其他实施例中，底侧BI的尺寸与底侧B2的尺寸基本相同。在又一些实施例中，底侧BI的尺寸大于底侧B2的尺寸。底侧B2从一个横向侧面S21延伸至另一横向侧面S21。底侧B2与ILD层71的顶面S71相距高度H8。在一些实施例中，底侧位于前侧S2下方，从而使得高度H8大于ILD层71的高度H4。在一些其他实施例中，底侧B2与前侧S2基本共面，从而使得高度H8与ILD层71的高度H4基本相同。在又一些实施例中，底侧B2基本位于前侧S2之上，从而使得高度H8基本短于ILD层71的高度H4。接触插塞53包括横向部分P1。横向部分Pl由诸如Ti的金属元素组成。
[0060]阻挡层51包括横向部分P2。横向部分P2加衬于导电材料52的横向侧面S22。横向侧面S22与接触插塞53的横向侧面S21平行。阻挡层51的下部L2加衬于导电材料52的底侧B3。底侧包括宽度W5。在一些实施例中，阻挡层51是薄膜，从而使得下部L2的厚度较小并且底侧B3的面积与底侧B2的面积相同。宽度W5基本大于或等于宽度W4。底侧B3与ILD层71的顶面S71相距高度H9。H9是导电材料52的深度。阻挡层51包括沿着顶面S71测量的宽度W2。顶面S71平行于前侧S2。宽度W2与宽度Wl基本相同。阻挡层51的顶部与互连件41接触。阻挡层51在靠近底侧B2处共形地加衬于硅化物层50的顶部上。在一些实施例中，横向部分Pl是加衬于阻挡层51的横向部分P2的薄膜511。
[0061]导电材料52在底侧B3处以及在横向侧面S22处被阻挡层51部分地围绕。导电材料52在导电材料52的顶部处与互连件41接触。导电材料52包括沿着顶面S71测量的宽度W3。导电材料52包括与顶面S71基本共面的顶面S52。顶面S52是导电材料52和互连件41之间的界面。在一些实施例中，顶面S52大于底侧B2或底侧BI。导电材料52是位于诸如硅化物层50的自对准硅化物层上方的导电插塞。底侧BI的宽度W4大于、等于或小于导电材料52的宽度W3。底侧BI是硅化物层50和半导体衬底I的非自对准硅化物区域88之间的界面。半导体衬底I的围绕硅化物层50的诸如非自对准硅化物区域88的部分不含金属或掺杂剂。
[0062]在正交于前侧S2的方向上垂直地测量高度!11、!12、!14、!17、!18、!19、深度01和厚度TH1。在与前侧S2平行的方向上水平地测量宽度W1、W2、W3、W4、W5和W10。
[0063]图4示出了与图3中的图像传感器200类似的图像传感器300。在图4中，硅化物层50是部分地位于半导体衬底I的前侧S2下方的自对准硅化物层，从而使得位于前侧S2下方的底部510大于位于前侧S2之上的顶部502。硅化物层50部分地掩埋在半导体衬底I的非自对准硅化物区域88中。薄膜511在靠近底侧B2处与顶部502接触。在一些实施例中，底侧B2是自对准硅化物层50的顶面。薄膜511由诸如钛的金属组成。薄膜511的顶部与互连件41接触。
[0064]在图4中，硅化物层50包括厚度THl。顶部502包括厚度THlI。底部510包括厚度TH10。在一些实施例中，厚度THll小于厚度TH10。底部510包括位于底侧BI处的宽度W4。顶部502和底部510之间的界面是表面S7。表面S7包括在沿着前侧S2的方向上测量的宽度W7。顶部502和阻挡层51之间的界面是底侧B2。底侧B2包括宽度W8。在一些实施例中，宽度W8大于宽度W7。在一些其他实施例中，宽度W8等于宽度7。在又一些实施例中，宽度W8小于宽度7。在一些实施例中，宽度W7大于宽度W4。在一些其他实施例中，宽度W7等于宽度4。在又一些实施例中，宽度W7小于宽度W4。在一些实施例中，宽度W8大于宽度W4。在一些其他实施例中，宽度W8等于宽度W4。在又一些实施例中，宽度W8小于宽度W4。宽度W8和宽度W4之间的差值是宽度W84。宽度W84是测量硅化物层50的横向侧面S50锥形增益的量。
[0065]阻挡层51包括与顶部502接触的下部L2。下部L2包括厚度TH2。在一些实施例中，厚度TH2基本小于THl，从而使得厚度THl和厚度TH2之间的比率基本大于I。阻挡层51包括横向部分P2。横向部分P2包括宽度W22。宽度W22基本小于宽度W4。在一些实施例中，宽度W22基本等于厚度TH2。
[0066]导电材料52共形地设置在阻挡层51内部。导电材料52与横向部分P2和下部L2交界。导电材料52包括高度H9。在一些实施例中，高度H9基本大于厚度THl。导电材料52的顶部包括宽度W3。在一些实施例中，高度H9基本大于宽度W3，从而使得接触插塞53包括高高宽比。在一些实施例中，宽度W3大于宽度W8。在一些其他实施例中，宽度W3等于宽度W8。在又一些实施例中，宽度W3小于宽度W8。
[0067]图5示出了 X射线晶体学下的晶格结构。X射线晶体学用于识别与晶体的原子结构504类似的晶格结构，其中，原子503的电子使入射射线81的束衍射成许多特定的方向。入射射线81和衍射射线89关于平面S57对称。入射射线81入射至平面S55上。通过测量角的度数Ml和这些衍射射线89的强度，获知晶体内的电子的密度。根据电子密度，确定晶体中原子的平面S55之间的间隔d的平均距离。
[0068]入射射线81和衍射射线89包括预定的波长。入射射线81 (来自左上方)使诸如原子503的每个散射体重新福射其强度的小部分作为波821。衍射射线89彼此偏移差值F0差值F是从函数:F = 2dsin(Ml)获得的。对于关于平面S57对称地布置并且在每个平面S55之间具有间隔d的散射体而言，波821在差值F等于预定波长的整数倍的方向上是同步的(建设性地添加)。当处于同步时，波821的强度在衍射图案中产生峰值。原子结构504包括诸如平面S53的其他平面。在一些实施例中，平面S53是{110}平面，其中，平面S53之间具有间隔D2。在一些实施例中，具有不同的间隔长度的不同的平面在衍射图案中产生不同的峰值。
[0069]X射线晶体学涉及用于确定原子结构504的若干其他方法。通过散射其他波长的光、电子或中子来产生类似的衍射图案。为了产生衍射图案，散射体之间的间隔d和诸如入射射线81的撞击波的波长在尺寸上类似。
[0070]在图6中，示出了衍射图案87和85。水平轴对应于与图5中的度数Ml类似的度数。垂直轴对应于与图5中的波821类似的衍射光波的强度。衍射用作用于表征图4、图3或图2中的硅化物层50中的化合物或元素的分析技术。
[0071]通过衍射技术对图4、图3或图2中的硅化物层50的不同厚度THl进行分析并且相互比较以确定不同厚度的硅化物层50的不同性能。例如，包括近似在从约600埃至约1200埃的厚度范围内的预定厚度THl的硅化物层50产生衍射图案87。包括近似小于该厚度范围的预定厚度THl的硅化物层50产生衍射图案85。衍射图案87包括区域Rl、R2和R3。区域Rl包括与图4、图3或图2中的硅化物层50的晶格结构中的{220}平面对应的峰。区域R2包括与晶格图案中的{311}平面对应的峰。区域R3包括与{040}平面和{022}平面相对应的峰。硅化物层50包括具有{220}平面或{311}平面的晶格结构，利用晶格结构的X射线衍射图案87上的峰测得该平面。不同厚度的衍射图案87和85在区域Rl、R2和R3中不同。在一些实施例中，区域R4包括与{040}平面和{022}平面对应的次峰。然而，与区域R3中的峰相比，这些次峰的强度基本更小。
[0072]在图7中，示出了制造方法400。图7示出了用于形成图2、图3或图4中的图像传感器100、200或300的工艺流程。操作410接收半导体衬底I。在图9中示出了操作410的一些示例性实施例。操作420在半导体衬底I的前侧S2上形成介电层45。在图10中示出了操作420的一些示例性实施例。操作430在介电层45中形成凹槽55。在图11中示出了操作430的一些示例性实施例。操作440在凹槽55内部和在半导体衬底I的前侧S2上形成导电层501。在一些实施例中，导电层501是钛层501。在图12和13中示出了操作440的一些示例性实施例。操作450实施第一热退火。在图14中示出了操作450的一些示例性实施例。操作460实施第二热退火。在图15中示出了操作460的一些示例性实施例。
[0073]在图8中，扩展图7中的制造方法400中的操作440以包括操作441、442和443。操作441使用在从约600瓦至900瓦的预定范围Dll内的等离子体激发功率以在凹槽55内部和在半导体衬底I的前侧S2上形成导电层501。操作442使用在小于预定范围Dll的一半的第一预定范围D12处基本保持恒定的第一等离子体功率，以在凹槽55内部和在半导体衬底I的前侧S2上形成导电层501。操作443使用在近似为第一预定范围D12的两倍但是小于预定范围Dll的第二预定范围D17处基本保持恒定的第二等离子体功率，以在凹槽55内部和在半导体衬底I的前侧S2上形成导电层501。在图13中示出了操作441、442和443的一些示例性实施例。
[0074]在图9中，接收半导体衬底I。在一些实施例中，半导体衬底I包括通过在前侧S2上在半导体衬底I中蚀刻沟槽并且用诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽而形成的隔离区域(未示出)。
[0075]栅极介电层213覆盖在半导体衬底I上方。通过任何合适的沉积在栅极介电层213的顶部上形成栅电极层214。
[0076]沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD (HDPCVD)、金属有机物CVD (MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强的CVD(PECVD)、低压化学汽相沉积(LPCVD)工艺、热氧化、UV臭氧氧化、外延生长方法(例如、选择性外延生长)、溅射、镀敷、旋涂、其他合适的方法和/或它们的组合。栅电极层214沉积在半导体衬底I的前侧S2之上。
[0077]通过光刻工艺图案化栅极介电层213和栅电极层214。在光刻工艺中，抗蚀剂层35形成在栅电极层214的顶部上并且通过光刻图案化方法图案化以形成抗蚀剂特征。然后，可以通过蚀刻工艺32将抗蚀剂特征转印至一些下面的层(即，栅电极层214或栅极介电层213) ο
[0078]蚀刻工艺32是任何合适的蚀刻工艺，诸如干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他蚀刻方法。蚀刻工艺32是纯化学(等离子体蚀刻)、纯物理(离子研磨)和/或其组合。
[0079]在图10中，将抗蚀剂特征转印至栅极介电层213和栅电极层214以在半导体衬底I的前侧S2上形成栅极结构21。使用包括本文中描述的一些工艺的任何合适的工艺形成栅极间隔件25。
[0080]在图10中，形成耦接至位于半导体衬底I的前侧S2处的光敏元件22或23的晶体管2。在一些实施例中，光敏元件22或23是通过离子注入或外延生长形成的源极区域或漏极区域。
[0081]在图10中，通过诸如沉积工艺的任何合适的工艺在半导体衬底I上方覆盖介电层45。介电层45形成在半导体衬底I的前侧S2上。介电层45与前侧S2和栅极结构21接触。在介电层45的表面S45的顶部上形成抗蚀剂31。实施一些蚀刻工艺32以将图案化的抗蚀剂特征转印至介电层45。抗蚀剂特征包括具有宽度Wl的开口。
[0082]在图11中，将图案化的抗蚀剂特征转印至介电层45以形成凹槽55。在一些实施例中，通过诸如选择性蚀刻、干蚀刻和/或它们的组合的任何合适的蚀刻工艺来形成凹槽55。选择性蚀刻使用一些含氟气体、HBr和/或(:12作为蚀刻气体。在一些实施例中，与半导体衬底I中的材料相比，选择性蚀刻包括对于介电层45中的材料的更快的蚀刻速率。不同的蚀刻剂可以用于蚀刻材料的不同组分。
[0083]凹槽55形成为使得暴露靠近凹槽55的底部的半导体衬底I的表面S72。在一些实施例中，表面S72比前侧S2低与厚度TH14类似的深度。表面S72包括宽度W9。在一些实施例中，表面S72的尺寸小于图4中的表面S7的尺寸。宽度W9小于图4中的宽度W7。凹槽55的顶部包括宽度WlI。宽度Wll与图3中的接触插塞53的宽度Wl基本相同。沿着表面S45测量宽度W11。在形成凹槽55之后，去除抗蚀剂31。
[0084]在图12中，在介电层45的顶部上形成导电层501并且覆盖在凹槽55上方。导电层501的顶部T位于介电层45的表面S45上方。导电层501共形地形成在凹槽55上方，从而使得凹槽57形成为跟随凹槽55的轮廓。导电层501的横向侧面S加衬于凹槽55的横向侧面。在一些实施例中，凹槽57垂直地对准在凹槽55上方。
[0085]在一些实施例中，导电层501的底部B5或B4形成为靠近前侧S2。底部B5位于前侧S2上方。底部B4位于前侧S2下方。导电层501的底部B5包括在正交于前侧S2的方向上垂直地测量的厚度TH501。导电层501的底部B4包括在正交于前侧S2的方向上垂直地测量的厚度TH14。从前侧S2至表面S14测量厚度TH14。底部B4包括与非自对准硅化物区域88接触的表面S14。底部B4掩埋在非自对准硅化物区域88内。表面S14包括宽度W15o在一些实施例中，宽W15与图4中的宽度W4不同。在一些实施例中，底部B4基本是薄膜，从而使得厚度TH14小于厚度TH15。凹槽57的底部暴露底部B5的顶侧。顶侧暴露并且包括宽度W17。凹槽57的顶部包括宽度W18。宽度W17小于宽W18。
[0086]在一些实施例中，厚度TH14基本大于厚度TH15。底部B5和底部B4之间具有一界面。界面包括在沿着前侧S2的方向上测量的宽度W9。在一些实施例中，宽度W9大于宽度W15。在一些其他实施例中，宽度W9等于宽度W15。在又一些实施例中，宽度W9小于宽度W15。在一些实施例中，宽W17小于或等于宽度W18。在一些实施例中，宽度W17等于宽度W9。在又一些实施例中，宽度W17等于宽度W15。
[0087]通过诸如沉积操作331或外延生长的任何合适的方法形成导电层501。沉积操作331包括任何合适的操作，诸如溅射沉积、物理汽相沉积(PVD)、高密度等离子体CVD(HDPCVD)、远程等离子体CVD(RPCVD)、等离子体增强的CVD(PECVD)、溅射、其他合适的方法和/或它们的组合。
[0088]图13是示出了在沉积操作331期间形成图12中的导电层501所使用的等离子体功率的轨迹114的示图110。示图110的水平轴代表沉积操作331的持续时间。示图110的垂直轴代表对等离子体施加的功率。
[0089]在一些实施例中，沉积操作331是使用溅射以沉积钛(Ti)的PVD操作。PVD操作包括产生等离子体和使用等离子体以侵蚀靶体(未示出)。靶体中的材料被等离子体撞击并且沉积在晶圆(未示出)上。在PVD操作中，在腔室(未示出)中产生至特定低压的真空。将氩气(Ar)引入腔室。然后激发Ar以形成Ar+离子的等离子体。在一些实施例中，靶体由钛制成。在沉积过程中，负性偏置靶体，从而使带正电的Ar+离子轰击靶体。带正电的Ar+离子从靶体中敲击靶体原子。然后，朝向晶圆驱动靶体原子。通过在靶体两端施加电压至等离子体激发功率等级来在腔室中产生等离子体。等离子体激发功率称为“击穿”尖峰。击穿尖峰与腔室中的等离子体的产生(也称为“等离子激发”)相关。该条件在图12中的前侧S2下方的表面S14附近产生初始薄层。在一些实施例中，等离子体激发功率限制为预定范围D11，从而使得初始薄层形成为基本平滑。
[0090]等离子体的功率与在晶圆内部沉积的材料的深度对应。等离子体的功率与晶圆上的沉积的层的厚度对应。例如，增加的等离子体功率增加了掩埋在晶圆中的沉积的材料的深度。在一些实施例中，在晶圆之上的区域中并且在晶圆和靶体之间生成等离子体，并且使来自靶体的材料沉积在晶圆上，诸如图12中的表面S45上。
[0091]在示图110中，阶段S441的轨迹114急剧上升以达到等离子激发功率。在一些实施例中，等离子激发功率在从约600瓦到900瓦的预定范围Dll内。然后，轨迹114使功率等级D14下降至第一预定范围D12。第一预定范围D12是预定范围Dll的约一半。从约600瓦到900瓦的预定范围Dll用于防止使靠近图11中的表面S72的初始薄层粗糙。通过任何合适的沉积操作沉积图11中的表面S72以形成图12中的表面S14。初始薄层的平滑度影响图12中的非自对准硅化物区域88的导电性，并且降低图12中的非自对准硅化物区域88和底部B4之间的电阻。
[0092]在阶段S442中，PVD操作使用在第一预定范围D12处基本保持恒定的第一等离子体功率。在一些实施例中，第一预定范围D12小于预定范围Dll的一半。阶段S442持续基本长于阶段S441的时间。
[0093]在阶段S443中，PVD操作使用在第二预定范围D17处基本保持恒定的第二等离子体功率。在阶段S443中，轨迹114上升至第二预定范围D17。第二预定范围D17近似是第一预定范围D12的两倍但是小于预定范围D11。第二预定范围D17比预定范围Dll小功率等级D18。第二预定范围D17比第一预定范围D12大功率等级D15。
[0094]在图14中，在诸如第一快速热退火(RTA)操作的第一热退火中加热图像传感器500。实施第一热退火使得在底部B4或底部B5中的诸如钛的材料与半导体衬底I中的非自对准硅化物区域88反应以形成硅化物层50。然而，表面S45上或靠近凹槽57的横向侧面S28沉积的导电层501不发生用于形成硅化物的反应。
[0095]在一些实施例中，扩展硅化物层50，从而使得硅化物层50的尺寸大于图12中的底部B4、底部B5和/或其组合的尺寸。宽度W4大于图12中的宽度W15。厚度THl大于图12中的厚度TH15、厚度TH14和/或其组合。宽度W7大于图12中的宽度W9。硅化物层50包括从前侧S2至底侧BI测量的厚度TH17。在一些实施例中，厚度TH17大于图12中的厚度 TH14。
[0096]在图15中，硅化物层50是锥形的，从而使得宽度W4比硅化物层50的顶侧小宽度W820在图15中，从表面S45或者靠近凹槽58的横向侧面S28选择性地蚀刻图14中的诸如导电层501中的未反应的钛的材料，从而留下靠近前侧S2的硅化物层50。在第一热退火和第二热退火之间实施未反应的钛的去除。硅化物层50中的诸如反应的硅化钛(TiSi2)的材料具有已知为C49的晶体结构。C49 115丨2具有较高的薄层电阻。
[0097]在一些其他实施例中，未反应的钛保留在凹槽58内部并且加衬于横向侧面S28。实施诸如第二 RTA的第二热退火以使C49 TiSi2*生相变，从而形成低电阻C54 TiSi20 C54TiSi2具有比C49更低的薄层电阻并且用作有效的接触材料。C54 TiSi 2具有较低的接触电阻特性。在图6中，衍射图案87和85包括如在区域Rl、R2、R3或R4中示出的C54 TiSi2的晶格结构中的平面。在实施第二热退火后，硅化物层50包括具有{220}平面、{040}平面、{022}平面或{311}平面的晶格结构C54，利用位于晶格结构的X-射线衍射图案87上的峰测得该平面。
[0098]通过实施第二热退火，形成包括近似在从约600埃至约1200埃的范围内的预定厚度的硅化物层50。在一些实施例中，通过第二热退火改变硅化物层50的尺寸。
[0099]在一些其他实施例中，平坦化硅化物层50，从而使得硅化物层50的顶部与前侧S2共面，并且从前侧S2至底侧BI测量厚度THl。在又一些实施例中，在后续操作中实施第一热退火或第二热退火，诸如在图17中在阻挡层51上方形成导电材料52之后。
[0100]在图16中，共形地沉积覆盖在凹槽58和硅化物层50上方的阻挡层51。阻挡层51形成在表面S45和硅化物层50的顶部上以在凹槽58上方形成凹槽59。通过任何合适的沉积方法形成阻挡层51。在一些实施例中，诸如钛的未反应金属的薄膜511被保留并且共形地加衬于凹槽58的横向侧面S28。阻挡层51共形地覆盖在薄膜511上方。
[0101]在图17中，以诸如沉积工艺的一些合适的工艺，由导电材料52填充凹槽59。导电材料52形成在阻挡层51的顶部上。工艺参数包括总压力、一些反应物浓度、沉积温度或沉积速率。
[0102]在图18中，通过诸如化学机械平坦化CMP或回蚀刻的任何合适的平坦化去除导电材料52和阻挡层51的顶部。实施平坦化，从而使得暴露表面S45。实施平坦化，从而使得导电材料52的顶部与表面S45基本共面。
[0103]在图19中，形成接触插塞53。在图19中，在表面S45的顶部上形成抗蚀剂31。将抗蚀剂特征转印至介电层45以形成图20中的接触件42。在图20中，图案化的抗蚀剂特征转印至介电层45以形成一些沟槽422。在一些实施例中，通过诸如选择性蚀刻、干蚀刻和/或它们的组合的任何合适的蚀刻工艺形成沟槽422。用一些导电材料填充沟槽422以形成接触件42。通过诸如沉积操作的一些合适的工艺填充沟槽422而形成接触件42。沉积操作覆盖在表面S45上方以形成导电层411。导电层411形成在导电材料52上方和ILD层71的顶部上。
[0104]在图21中，通过任何合适的光刻操作图案化导电层411以形成互连件41。互连件41形成在导电材料52的顶部上以将硅化物层50电耦接至其他电路。互连件41形成在接触件42的顶部上以将接触件42电耦接至其他电路。
[0105]在图22中，通过一些合适的沉积操作在互连件41上方覆盖介电材料以形成介电层46。图案化并且蚀刻介电层46以形成凹槽。由导电材料填充凹槽以形成通孔43。在一些实施例中，诸如化学机械平坦化CMP的平坦化用于去除通孔43的导电材料的一些多余的毯式层。以与互连件41的第一层类似的方式形成互连件41的附加层。在一些实施例中，介电层46覆盖在通孔43上方以及互连件41上方。
[0106]在图23中，上下翻转图像传感器500，从而使得半导体衬底I的背侧SI位于前侧S2之上。多层结构72形成在背侧SI的顶部上。通过诸如CVD、PECVD、或其他合适的方法的沉积工艺依次形成传输层721和第二传输层722。通过沉积和图案化光屏蔽层752在多层结构72的顶部上形成光屏蔽层752。通过包括在第二传输层722上方沉积金属层(或另一不透明材料层)的沉积工艺形成光屏蔽层752。蚀刻沉积层以留下与黑电平参考像素19对应的区域中的光屏蔽层752。
[0107]通过在第二传输层722上形成光屏蔽层752来形成黑电平参考像素19。在光屏蔽层752和第二传输层722上方毯式形成覆盖层723。在一些实施例中，覆盖层723是钝化层。
[0108]在多层结构72上方形成彩色抗蚀剂742。彩色抗蚀剂742用于允许具有红色、绿色或蓝色的光穿过。通过诸如沉积工艺的任何合适的工艺形成彩色抗蚀剂742。沉积工艺可以是旋涂、化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或它们的组合。
[0109]对彩色抗蚀剂742实施诸如光刻的合适的工艺。在光刻过程中，通过光掩模37暴露彩色抗蚀剂742。图案化光掩模37以包括区域38。区域38在像素区域18中的彩色抗蚀剂742的部分732上方形成图案。光掩模37放置在彩色抗蚀剂742上方以允许紫外(UV)光39到达区域38下方的彩色抗蚀剂742的部分732。彩色抗蚀剂742是光敏的。为了使图案不可溶，通过经由光掩模37的区域38的曝光来UV固化部分732。通过显影液去除彩色抗蚀剂742的其他可溶部分。通过烘焙固化该图案。在烘烤之后，该部分732被硬化并且是不溶的以及保持在多层结构72的顶部上。
[0110]在图24中，保留的部分732是滤色器732。滤色器732在像素区域18内对准。除了使用不同的彩色抗蚀剂之外，通过与用于形成滤色器732的操作类似的操作依次形成滤色器731和滤色器733。
[0111]在图25中，在滤色器阵列73的顶部上形成微透镜741。微透镜741形成为与滤色器732或滤色器731垂直对准。
[0112]本发明的一些实施例提供了一种背照式(BSI)图像传感器。背照式(BSI)图像传感器包括:半导体衬底；以及层间介电(ILD)层，位于半导体衬底的前侧处。ILD层包括:介电层，位于半导体衬底上方；和接触件，部分地掩埋在半导体衬底内部。接触件包括:硅化物层，包括近似在从约600埃至约1200埃的范围内的预定厚度。
[0113]本发明的一些实施例提供了一种背照式(BSI)图像传感器。BSI图像传感器包括:半导体衬底，包括硅部分；以及层间介电(ILD)层，位于半导体衬底的前侧处。ILD层包括:介电层，位于前侧上；和接触插塞，被介电层围绕并且部分地掩埋在硅部分内部。接触插塞包括:自对准硅化物层，包括晶格结构。晶格结构包括{220}平面或{311}平面，该平面配置为利用晶格结构的X-射线衍射图案上的峰测得。
[0114]本发明的一些实施例提供了一种制造背照式(BSI)图像传感器的方法。该方法包括:接收半导体衬底；在半导体衬底的前侧上形成介电层；在介电层中形成凹槽，从而暴露前侧；通过使用在从约600瓦到900瓦的预定范围内的等离子体激发功率，在凹槽内部和在半导体衬底的前侧下方形成钛层；实施第一热退火；实施第二热退火；以及在凹槽内部形成阻挡层。
[0115]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解、他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到、这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
【主权项】
1.一种背照式(BSI)图像传感器，包括: 半导体衬底；以及 层间介电(ILD)层，位于所述半导体衬底的前侧处，并且所述ILD层包括: 介电层，位于所述半导体衬底上方；和 接触件，部分地掩埋在所述半导体衬底内部，并且所述接触件包括: 硅化物层，包括近似在从约600埃至约1200埃的范围内的预定厚度。2.根据权利要求1所述的BSI图像传感器，其中，所述半导体衬底包括非硅化物部分。3.根据权利要求1所述的BSI图像传感器，其中，所述硅化物层位于所述半导体衬底的前侧下方。4.根据权利要求1所述的BSI图像传感器，其中，所述接触件包括共形地加衬于所述硅化物层的顶部上的阻挡层。5.根据权利要求1所述的BSI图像传感器，其中，所述硅化物层是包括钛元素的自对准硅化物层。6.根据权利要求1所述的BSI图像传感器，其中，所述硅化物层包括晶格结构，并且所述晶格结构包括配置为利用所述晶格结构的X-射线衍射图案上的峰测得的{220}平面或{311}平面。7.根据权利要求1所述的BSI图像传感器，其中，所述硅化物层包括与所述半导体衬底接触的基本平坦的底面。8.一种背照式(BSI)图像传感器，包括: 半导体衬底，包括娃部分；以及 层间介电(ILD)层，位于所述半导体衬底的前侧处，并且所述ILD层包括: 介电层，位于所述前侧上；和 接触插塞，被所述介电层围绕并且部分地掩埋在所述硅部分内部，并且所述接触插塞包括: 自对准硅化物层，包括晶格结构，并且所述晶格结构包括配置为利用所述晶格结构的X-射线衍射图案上的峰测得的{220}平面或{311}平面。9.一种制造背照式(BSI)图像传感器的方法，包括: 接收半导体衬底； 在所述半导体衬底的前侧上形成介电层； 在所述介电层中形成凹槽，从而暴露所述前侧； 通过使用在从约600瓦至900瓦的预定范围内的等离子体激发功率，在所述凹槽内部和在所述半导体衬底的前侧下方形成钛层； 实施第一热退火； 实施第二热退火；以及 在所述凹槽内部形成阻挡层。10.根据权利要求9所述的方法，其中，形成所述钛层的操作包括:使用在小于所述预定范围的一半的第一预定范围处基本保持恒定的第一等离子体功率。
【文档编号】H01L27/146GK106057836SQ201510759461
【公开日】2016年10月26日
【申请日】2015年11月10日
【发明人】黄志昌, 卢祈鸣, 陈建明, 曹荣志, 梁耀祥
【申请人】台湾积体电路制造股份有限公司