一种半导体分立器件csp封装技术的制作方法
【专利摘要】本发明涉及半导体器件的芯片尺度封装领域，具体为一种半导体分立器件CSP封装技术。本发明采用聚酰亚胺材料来实现一体化钝化封装，无需专门的邦定封装设备，且具有更好的绝缘性，耐高温，耐辐射，热阻小等优良性能；采用无引线的倒装结构和多层金属化技术，使得封装电容从引线邦定的1?3pF下降到0.5?1pF,引线电感从2?4nH下降到0.5?1.5nH，由于采用倒装散热结构，热阻也将下降为原来正装结构的一半，从而使得封装性能大大提升，并使PIN二极管的体积重量降低。
【专利说明】
一种半导体分立器件CSP封装技术
技术领域
[0001]本发明涉及半导体器件的芯片尺度封装领域，尤其涉及了芯片级CSP封装技术研究的方法，具体为一种半导体分立器件CSP封装技术。
【背景技术】
[0002]在当今的信息社会，集成电路和新型的半导体器件以及传感器是整个信息技术的基础，是一个国家发展水平的最重要的标志。对于智能手机，GSP设备，数码相机，媒体播放器，笔记本电脑和平板电脑等便携式电子产品，游戏机，医疗和保健设备，以及工业仪表中的负载切换的民用PIN微波二极管，技术较为成熟，生产厂家较多。但是随着个人移动设备的发展，对于半导体器件体积和安装尺寸的要求越来越高。
[0003]现有的PIN二极管理论是建立在垂直台面结构基础上的一维分析模型，而实际上广泛运用于移动通讯等的PIN 二极管由于耐压要求较低，寄生电容要求不高以及批量生产的技术考虑，一般采用二个引出端都处于表面的平面结构，而该结构中由于存在较深贯穿外延层的N+扩散区，电流路径较长，因而寄生串联电阻较大，而P+扩散区与两N+扩散区之间的间距，对于流经I型区电流分布关系较大，如果间距过大，电流路径增加将使寄生电阻增大，管芯面积过大影响成本。传统的方法是采用表面贴装封装技术，该技术的二极管的占位面积，引脚间距及整体高度，并不足以应对最新一代便携式电子系统设计正在见证的空间限制问题。
【发明内容】
[0004]针对上述存在问题或不足，为实现在PIN二极管制作过程中一体化封装，封装性能大大提升。本发明提供了一种半导体分立器件CSP封装技术。
[0005]该半导体分立器件CSP封装技术，其技术路线利用聚酰亚胺poIyimide材料来做封装钝化以及采用贴片引线的多层金属化技术。
[0006]具体过程如下:
[0007]a、在N+型衬底(N+SUB)上先正向外延淀积CVD以得到10-15um的高阻外延层N-epi，掺杂浓度0.9 X 114Cm3?1.1 X 1014cm3，然后通过CVD生长出Si，再对Si进行氧化得出Si02，N+SUB、N-epi 和 S12 的长度相同；N+SUB 长度 L 为 250-350um，厚度 Wl 为 110-130um;N-epi 厚度W2 为 10-15um，Si02 厚度 W3 为 0.9-l.lum。
[0008]b、光刻P+区，扩硼:
[0009]利用光刻与扩散工艺制备P+区，距离S12层左侧边界28-32um，长度为60-100um，深度为I.3-1.7um，浓度为0.9 X 119Cm3?1.1 X 119Cm3，同时得到其上方的S12缺口。
[0010]c、光刻N+区:
[0011]采用步骤a的氧化工艺，制得S12填满P+区上方的S12缺口；然后采用光刻与扩散工艺制备糾区，距3丨02层右侧边界17-2311111，长度与？+区相同，深度等于12，浓度0.9\119Cm3?1.1 X 119Cm3，同时得到N+区上方的S12缺口。
[0012]d、采用步骤a的氧化工艺，制得S12填满N+区上方的S12缺口；然后光刻引线孔即P+区和N+区上方的S12缺口区，再采用物理气相沉积(PVD)，在P+区和N+区的上方淀积Al，使其填充满S12缺口处，并至S12上层。
[0013]P+区淀积Al超出S12层的厚度W4为1.3-1.7um，距离左侧边界20-25um，长度100-l20um;N+区淀积Al超出Si02层的厚度等于W4，距离右侧边界10-15um，长度100-120um，P+区淀积AI与N+区淀积AI不相交。
[0014]e、刻蚀淀积Al得到0.1-0.2um的凹槽;刻蚀完成烘干后，在Al表面层依次淀积0.8_1.2um厚度的W/Au，以及2.7-3.2um厚度的Cu;其中，W/Au层作为粘附层及阻挡层，Cu作为导电层。
[0015]f、聚酰亚胺旋涂，刻蚀。
[0016]在步骤e得到的衬底上表面旋涂聚酰亚胺涂层至整个涂层平整，然后对P+区和N+区空间上方的聚酰亚胺涂层进行刻蚀；
[0017]刻蚀后的聚酰亚胺涂层超出Cu层上方的厚度为13-17um，在左侧边界长度1^为23_27um，在右侧边界长度L2为18-22um ；
[0018]P+区上方刻蚀长度Lp为60-100um，N+区上方刻蚀长度Ln为60-100um，两者之间距离L3，L1+L2+L3+LP+LN = L，L3〉O ο
[0019]g、聚酰亚胺二次旋涂加厚，电镀加厚Cu，最后电镀Sn以制作外部焊盘:
[0020]首先在Lp和Ln上方电镀Cu，使Cu的高度比两侧聚酰亚胺高2-5um;然后在L^LdPL3聚酰亚胺涂层上方旋涂同样厚度的聚酰亚胺;再于Cu上方电镀Sn，Sn的高度比此时聚酰亚胺高4-1011111;再在肝51]13下方派射2?3111]1的。1:，最后在。1:下方旋涂15111]1?25111]1的聚酰亚胺。[0021 ]进一步的，本发明还包括一个步骤h、用DISC划片机或宽激光划片刻出深槽达到衬底，再填充聚酰亚胺作为侧面保护，光刻留出镀焊孔即电镀Sn部分;再通过专用DISC或激光划片机完成分割包装。
[0022]所述聚酰亚胺材料为光敏聚酰亚胺。
[0023]本发明的CSP封装技术研究方法，使PIN二极管的体积重量降低，采用聚酰亚胺材料来实现一体化钝化封装，无需专门的邦定封装设备，且具有更好的绝缘性，耐高温，耐辐射，热阻小等优良性能。采用无引线的倒装结构和多层金属化技术，使得封装电容从引线邦定的l_3pF下降到0.5-lpF，引线电感从2-4nH下降到0.5-1.5nH，由于采用倒装散热结构，热阻也将下降为原来正装结构的一半，从而使得封装性能大大提升。
【附图说明】
[0024]图1是实施例的一体化芯片加工及芯片尺寸封装技术流程示意图；
[0025]附图标记:N+SUB长度-L，P+区上方刻蚀长度_LP，N+区上方刻蚀长度-Ln，Lp与Ln之间的距离L3，N+SUB厚度-Wl，N-印i厚度-W2，S12厚度-W3，第一次旋涂的聚酰亚胺层-1，第二次旋涂的聚酰亚胺层-Π，侧面保护的聚酰亚胺-1V。
【具体实施方式】
[0026]通过以下实施例并结合其附图的描述，进一步理解其发明的目的和特点。
[0027]以下将对本发明的CSP芯片尺度封装方法作进一步的详细描述。所述CSP芯片尺寸封装的具体实施结合图1所示包括:
[0028]a、在N+SUB上先正向外延淀积(CVD)以得到12um的高阻外延层N-epi，掺杂浓度1.0X 1014cm3，然后通过化学气相外延淀积(CVD)生长出Si，然后对Si进行氧化，得出Si02，L =300um,ffl = 120um ? ff2 = 12um ? ff3 = Ium；
[0029]b、光刻P+区，扩硼.即采用光刻与扩散工艺获得距离边界左侧30um处，长度为80um，厚度3um，浓度1.0X 119Cm3的P+区以及P+区上方的S12缺口 ；
[0030 ] c、光刻N+区。采用步骤a中的氧化工艺，利用S i O2填满P+区上方的S i O2缺口处，然后采用光刻与扩散工艺在距3102层边界右侧2011111处得到8011111长度，1211111厚度，浓度为1.0\119Cm3的N+区以及上方的S12缺口 ；
[0031]d、采用步骤a中的氧化工艺，利用Si O2填满P+区上方的S i O2缺口处，光刻引线孔，采用真空蒸发镀在3丨02上方淀积41，胃4=1.511111，距离边界左侧2411111，长度为11011111，距离边界右侧14um，长度为IlOum的Al以及填充满S12缺口；
[0032]e、用等离子体刻蚀，来刻蚀铝得到0.1um的凹槽;刻蚀成功烘干后在铝表面层依次淀积得到Ium厚度的W/Au，3um厚度的Cu ；
[0033]f、在步骤e得到的基片上表面旋涂光敏聚酰亚胺涂层至整个涂层平整，然后对P+区和N+区空间上方的光敏聚酰亚胺涂层进行刻蚀；
[0034]刻蚀后的光敏聚酰亚胺涂层超出Cu层上方的厚度为15um，在左侧边界长度1^=26um，在右侧边界长度L2 = 20um ；
[0035]P+区上方刻蚀长度Lp = 80um，N+区上方刻蚀长度LN = 80um，两者之间距离L3 =94um0
[0036]g、光敏聚酰亚胺二次旋涂加厚，电镀加厚Cu，最后电镀Sn以制作外部焊盘。
[0037]首先在Lp和Ln上方电镀Cu，使Cu的高度比两侧光敏聚酰亚胺高2.4um;然后在L^L2和L3光敏聚酰亚胺上方旋涂同样厚度的光敏聚酰亚胺;再于Cu上方电镀Sn，Sn的高度比此时光敏聚酰亚胺高5um;再在N+SUB下方派射2.5um的pt，最后在pt下方旋涂20um的光敏聚酰亚胺。
[0038]h、用DISC划片机或宽激光划片刻出深槽达到衬底，再填充光敏聚酰亚胺作为侧面保护，光刻留出镀焊孔;再通过专用DISC或激光划片机完成分割包装。
[0039]封装完成后，对该封装测试得出，该封装电容从引线邦定的2pF下降为0.8pF，引线电感由3nH下降为InH以下。
【主权项】
1.一种半导体分立器件CSP封装技术，具体过程如下: a、在N+型衬底即N+SUB上先正向外延淀积CVD以得到10-15um的高阻外延层N-epi，掺杂浓度0.9 X 114Cm3?1.1 X 114Cm3，然后通过CVD生长出Si，再对Si进行氧化得出S12，N+SUB、N-印 i 和 S12 的长度相同；N+SUB长度L为 250-350um，厚度Wl 为 110-130um;N-epi 厚度 W2为10-1511111，5102厚度胃3为0.9-1.111111; b、光刻P+区，扩硼: 利用光刻与扩散工艺制备P+区，距离S12层左侧边界28-32um，长度为60-100um，深度为1.3-1.7um，浓度为0.9 X 119Cm3?1.1 X 119Cm3，同时得到其上方的S12缺口 ； C、光刻N+区: 采用步骤a的氧化工艺，制得S12填满P+区上方的S12缺口；然后采用光刻与扩散工艺制备N+区，距S12层右侧边界17-23um，长度与P+区相同，深度等于W2，浓度0.9 X 119Cm3?1.1X 119Cm3，同时得到N+区上方的S12缺口 ； d、采用步骤a的氧化工艺，制得S12填满N+区上方的S12缺口；然后光刻引线孔即P+区和N+区上方的S12缺口区，再采用物理气相沉积PVD，在P+区和N+区的上方淀积Al，使其填充满S12缺口处，并至S12上层； P+区淀积Al超出S12层的厚度W4为1.3-1.711111，距离左侧边界20-2511111，长度100-12011111;N+区淀积Al超出S12层的厚度等于W4，距离右侧边界10-15um，长度100-120um，P+区淀积Al与N+区淀积AI不相交； e、刻蚀淀积Al得到0.1-0.2um的凹槽；刻蚀完成烘干后，在Al表面层依次淀积0.8-1.2um厚度的W/Au，以及2.7-3.2um厚度的Cu;其中，W/Au层作为粘附层及阻挡层，Cu作为导电层； f、聚酰亚胺旋涂，刻蚀: 在步骤e得到的衬底上表面旋涂聚酰亚胺涂层至整个涂层平整，然后对P+区和N+区空间上方的聚酰亚胺涂层进行刻蚀； 刻蚀后的聚酰亚胺涂层超出Cu层上方的厚度为13-17um，在左侧边界长度1^为23-2711111，在右侧边界长度L^18-22um; P+区上方刻蚀长度Lp为60-100um，N+区上方刻蚀长度Ln为60-100um，两者之间距离L3，Li+L2+L3+LP+LN=L，L3〉O; g、聚酰亚胺二次旋涂加厚，电镀加厚Cu，最后电镀Sn以制作外部焊盘: 首先在Lp和Ln上方电镀Cu，使Cu的高度比两侧聚酰亚胺高2-5um;然后在L^LdPL3聚酰亚胺涂层上方旋涂同样厚度的聚酰亚胺;再于Cu上方电镀Sn，Sn的高度比此时聚酰亚胺高4-1011111;再在肝31]13下方派射2?3111]1的口1:，最后在。1:下方旋涂15111]1?25111]1的聚酰亚胺。2.如权利要求1所述半导体分立器件CSP封装技术，其特征在于:所述刻蚀淀积Al采用湿法刻蚀或干法刻蚀。3.如权利要求1所述半导体分立器件CSP封装技术，其特征在于:所述聚酰亚胺材料为光敏聚酰亚胺。4.如权利要求1所述半导体分立器件CSP封装技术，其特征在于:在步骤g之后还包括一个步骤h; 步骤h、用DISC划片机或宽激光划片刻出深槽达到衬底，再填充聚酰亚胺作为侧面保 护，光刻留出镀焊孔即电镀Sn部分;再通过专用DISC或激光划片机完成分割包装。
【文档编号】H01L21/56GK106098552SQ201610562746
【公开日】2016年11月9日
【申请日】2016年7月18日
【发明人】汪昌, 陈勇, 赵建明
【申请人】电子科技大学