专利名称：用于cmos器件的测试器件、制作方法及其使用方法
技术领域：
本发明涉及半导体制造工艺，尤其涉及一种用于CMOS器件的测试器件、制作方法及其使用方法。
背景技术：
图1为现有技术形成CMOS器件过程中的剖视图，下面参照图1来说明CMOS器件的制作过程。CMOS器件的制作过程包括以下步骤:在半导体衬底100中形成N型阱区(N+)和P型阱区(P+)，其中半导体衬底100中已经形成有浅沟槽隔离区101 ;在N型阱区上覆盖光刻胶层102并执行N型掺杂工艺，以在P型阱区内N型掺杂区(未示出)形成NMOS器件的N型掺杂区；在P型阱区上覆盖光刻胶层并执行P型掺杂工艺，以在N型阱区内P型掺杂区形成PMOS器件的P型掺杂区。然而，在形成NMOS器件的N型掺杂区时，如果覆盖N型阱区的光刻胶层102的边缘跨过N型阱区和P型阱区之间的界限A进入P型阱区，那么会导致P型阱区的被覆盖处形成掺杂损失，这种掺杂损失将导致静态漏电流比标准值高出3-10倍，且通常发生在晶片的中心区域。静态漏电流的升高导致整个晶片的良品率降低，部分晶片的良品率甚至降低了 30%。在制作过程中，如果不及时发现上述现象，并调整工艺窗口，那么不仅本批晶片的良品率大大降低，而且还会影响后续晶片，这将导致严重提高生产成本。因此，目前急需一种用于CMOS器件的测试器件、制作方法及其使用方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式
部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本发明提出了一种用于CMOS器件的测试器件，包括:半导体衬底，所述半导体衬底包括测试区域#型阱区和P型阱区，所述N型阱区和所述P型阱区设置在所述半导体衬底中的所述测试区域内；P型掺杂区和N型掺杂区，所述P型掺杂区位于所述N型阱区内，所述N型掺杂区位于所述P型阱区内且具有预定宽度；接触孔，所述接触孔位于所述N型阱区、所述P型阱区、所述P型掺杂区和所述N型掺杂区上，用于使所述N型阱区、所述P型阱区、所述P型掺杂区和所述N型掺杂区与其它部件连通。优选地，所述测试器件位于晶片的切割道中。优选地，所述P型掺杂区包括第一 P型掺杂区和第二 P型掺杂区，所述N型掺杂区位于所述第一 P型掺杂区和所述第二 P型掺杂区之间。优选地，所述P型掺杂区包括第一 P型掺杂区、第二 P型掺杂区、第三P型掺杂区和第四P型掺杂区，所述N型掺杂区包括分别具有不同预定宽度的第一 N型掺杂区、第二 N型掺杂区、第三N型掺杂区和第四N型掺杂区，其中，所述第一 N型掺杂区、所述第二 N型掺杂区、所述第三N型掺杂区和所述第四N型掺杂区分别设置在相邻的所述第一P型掺杂区、所述第二 P型掺杂区、所述第三P型掺杂区和所述第四P型掺杂区之间。优选地，所述测试区域为矩形，所述第一 P型掺杂区、所述第二 P型掺杂区、所述第三P型掺杂区和所述第四P型掺杂区分别设置在所述测试区域的靠近四个顶角的位置处，用于容纳所述N型掺杂区的所述P型阱区延伸至所述测试区域的中心，用于连接所述P型阱区的接触孔设置在所述测试区域的中心，用于容纳所述P型掺杂区的所述N型阱区延伸至所述测试区域的边缘，用于连接所述N型阱区的接触孔设置在所述测试区域的边缘。优选地，所述P型掺杂区包括第一 P型掺杂区、第二 P型掺杂区、第三P型掺杂区、第四P型掺杂区、第五P型掺杂区、第六P型掺杂区、第七P型掺杂区和第八P型掺杂区，所述N型掺杂区包括分别具有不同预定宽度的第一 N型掺杂区、第二 N型掺杂区、第三N型掺杂区、第四N型掺杂区、第五N型掺杂区、第六N型掺杂区、第七N型掺杂区和第八N型掺杂区，其中，所述第一 N型掺杂区、所述第二 N型掺杂区、所述第三N型掺杂区、所述第四N型掺杂区、所述第五N型掺杂区、所述第六N型掺杂区、所述第七N型掺杂区和所述第八N型掺杂区分别设置在所述第一 P型掺杂区、所述第二 P型掺杂区、所述第三P型掺杂区、所述第四P型掺杂区、所述第五P型掺杂区、所述第六P型掺杂区、所述第七P型掺杂区和所述第八P型掺杂区之间。优选地，所述测试区域为矩形，所述第一 P型掺杂区、所述第二 P型掺杂区、所述第三P型掺杂区、所述第四P型掺杂区、所述第五P型掺杂区、所述第六P型掺杂区、所述第七P型掺杂区和所述第八P型掺杂区均匀地设置在所述测试区域的靠近四条边的位置处，用于容纳所述N型掺杂区的所述P型阱区延伸至所述测试区域的中心，用于连接所述P型阱区的接触孔设置在所述测试区域的中心，用于容纳所述P型掺杂区的所述N型阱区延伸至所述测试区域的边缘，用于连接所述N型阱区的接触孔设置在所述测试区域的边缘。优选地，所述P型掺杂区包括第一 P型掺杂区、第二 P型掺杂区、第三P型掺杂区、第四P型掺杂区、第五P型掺杂区、第六P型掺杂区、第七P型掺杂区、第八P型掺杂区和第九P型掺杂区，所述N型掺杂区包括分别具有不同预定宽度的第一 N型掺杂区、第二 N型掺杂区、第三N型掺杂区、第四N型掺杂区、第五N型掺杂区、第六N型掺杂区、第七N型掺杂区、第八N型掺杂区、第九N型掺杂区、第十N型掺杂区、第十一 N型掺杂区和第十二 N型掺杂区，其中，所述第一 N型掺杂区、所述第二 N型掺杂区、所述第三N型掺杂区、所述第四N型掺杂区、所述第五N型掺杂区、所述第六N型掺杂区、所述第七N型掺杂区、所述第八N型掺杂区、所述第九N型掺杂区、所述第十N型掺杂区、所述第十一 N型掺杂区和所述第十二N型掺杂区分别设置在相邻的所述第一 P型掺杂区、所述第二 P型掺杂区、所述第三P型掺杂区、所述第四P型掺杂区、所述第五P型掺杂区、所述第六P型掺杂区、所述第七P型掺杂区、所述第八P型掺杂区和所述第九P型掺杂区之间。优选地，所述测试区域为矩形，所述第一 P型掺杂区、所述第二 P型掺杂区、所述第三P型掺杂区、所述第四P型掺杂区、所述第五P型掺杂区、所述第六P型掺杂区、所述第七P型掺杂区和所述第八P型掺杂区均匀地设置在所述测试区域的靠近四条边的位置处，用于容纳所述P型掺杂区的所述N型阱区延伸至所述测试区域的中心和边缘，用于连接所述N型阱区的第一接触孔和第二接触孔分别设置在所述测试区域的中心和边缘，所述第九P型掺杂区在所述测试区域的中心包围所述第一接触孔，用于容纳所述N型掺杂区的所述P型阱区延伸至任意相邻的四个P型掺杂区之间的邻接区域，用于连接所述P型阱区的接触孔设置在所述邻接区域。本发明还提供一种如上所述测试器件的制作方法，包括:在半导体衬底的测试区域中形成N型阱区和P型阱区；在所述测试区域上形成暴露所述P型阱区的第一光刻胶层，且执行N型掺杂工艺，以在所述P型阱区中形成具有预定宽度的N型掺杂区；在所述测试区域上形成暴露所述N型阱区的第二光刻胶层，且执行P型掺杂工艺，以在所述N型阱区中形成P型掺杂区；以及在所述半导体衬底上形成接触孔，所述接触孔位于所述N型阱区、所述P型阱区、所述P型掺杂区和所述N型掺杂区上，用于使所述N型阱区、所述P型阱区、所述P型掺杂区和所述N型掺杂区与其它部件连通。本发明还提供一种如上所述测试器件的使用方法，包括:与待测样品同时形成所述测试器件，所述测试器件和所述待测样品具有相同的P型掺杂区和N型掺杂区，所述测试器件的N型掺杂区具有预定宽度；对所述测试器件进行电性合格测试；根据所述电性合格测试的结果确定工艺窗口。优选地，所述使用方法还包括当电性合格测试结果显示所述N型掺杂区失效时，进行二次电子引起电压差异的明暗对比和结蚀刻后物理剖面分析。优选地，所述使用方法还包括当电性合格测试结果显示所述P型掺杂区失效时，进行纳米探针分析。优选地，当所述测试区域中包含多个N型掺杂区时，所述多个N型掺杂区具有不同的预定宽度。综上所述，本发明的测试结构能够及时发现CMOS器件中存在的掺杂损失，且确定工艺窗口，避免对后续晶片的制作产生影响，进而提高良品率，降低生产成本。
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，图1为现有技术形成CMOS器件过程中的剖视图；图2为根据本发明第一个实施方式的用于CMOS器件的测试器件的示意图；图3为根据本发明第二个实施方式的用于CMOS器件的测试器件的示意图；图4为根据本发明第三个实施方式的用于CMOS器件的测试器件的示意图；以及图5为根据本发明第四个实施方式的用于CMOS器件的测试器件的示意图。
具体实施例方式接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。图2为根据本发明第一个实施方式的用于CMOS器件的测试器件200的示意图。用于CMOS器件的测试器件(以下简称测试器件)200包括半导体衬底、N型阱区、P型阱区、P型掺杂区和N型掺杂区。请参照图1，N型阱区和P型阱区均形成在半导体衬底中，而P型掺杂区形成在N型阱区中，N型掺杂区形成在P型阱区中。参考图2示出的测试器件200的俯视图形，半导体衬底(未示出)上设置有测试区域210，测试区域210用于形成P型阱区220、N型阱区230、P型掺杂区240和N型掺杂区250。P型阱区220和N型阱区230设置在半导体衬底中的测试区域210内，需要说明的是，由于图2为测试器件200的俯视图，因此图2中仅示出了 P型阱区220和N型阱区230的露出部分，其余部分被测试器件200的其它部件所覆盖。可以理解的是，图2中示出的P型阱区220和N型阱区230的露出部分的形状以及在测试区域210中的位置仅为示范性的，因此并不构成对本发明的限制，本领域的技术人员可以基于上述原理对露出部分的结构和形状进行适当变形，但只要能与用于容纳P型掺杂区240和N型掺杂区250的N型阱区和P型阱区连通且露出至测试区域210的上表面即可。P型掺杂区240设置在N型阱区230内，N型掺杂区250设置在P型阱区220内。虽然图2中仅示出了两个P型掺杂区240和位于两者之间的N型掺杂区250，但本发明并不局限于此，测试器件200可以同时包含多个P型掺杂区240和多个N型掺杂区250，后文将对包含同时包含多个P型掺杂区240和多个N型掺杂区250的测试器件进行详细描述。接触孔260位于N型阱区230、P型阱区220、P型掺杂区240和N型掺杂区250上，用于使N型阱区230、P型阱区220、P型掺杂区240和N型掺杂区250与其它部件连通，例如与测试装置相连通，以测试器电学性能。为了便于制作，接触孔260设置在N型阱区230和P型阱区220的露出部分上，当然，用于连通N型阱区230和P型阱区220的接触孔260也可以设置在其它位置，只要能够使N型阱区230和P型阱区220与其它部件连通即可。在本申请中，接触孔260的一个重要作用是使N型阱区230、P型阱区220、P型掺杂区240和N型掺杂区250与外部的检测装置连接，以测试其电学性能。根据本发明的测试器件200可以位于晶片的切割道中，以避免占据晶片的有效面积，提高制作成本。根据本发明第一个实施方式，如图2所示，P型掺杂区240包括第一 P型掺杂区241和第二 P型掺杂区242。N型掺杂区250位于第一 P型掺杂区241和第二 P型掺杂区242之间。根据待测试样品的工艺尺寸的需要，可以设置N型掺杂区250的宽度，然后通过检测装置测试具有该宽度的N型掺杂区250是否存在掺杂损失。如果存在掺杂损失，则增大N型掺杂区250的宽度。根据本发明第二个实施方式，如图3所示，P型掺杂区包括第一 P型掺杂区341、第二 P型掺杂区342、第三P型掺杂区343和第四P型掺杂区344。N型掺杂区包括第一 N型掺杂区351、第二 N型掺杂区352、第三N型掺杂区353和第四N型掺杂区354，其中，第一 N型掺杂区351、第二 N型掺杂区352、第三N型掺杂区353和第四N型掺杂区354分别具有不同预定宽度，以便测试出合适的N型掺杂区的宽度。第一 N型掺杂区351、第二 N型掺杂区352、第三N型掺杂区353和第四N型掺杂区354分别设置在相邻的第一 P型掺杂区341、第二 P型掺杂区342、第三P型掺杂区343和第四P型掺杂区344之间。进一步，为了缩小测试器件的面积，优选地，测试区域310为矩形，且第一 P型掺杂区341、第二 P型掺杂区342、第三P型掺杂区343和第四P型掺杂区344分别设置在测试区域310的靠近四个顶角的位置处。第一 N型掺杂区351设置在第一 P型掺杂区341和第二 P型掺杂区342之间；第二 N型掺杂区352设置在第二 P型掺杂区342和第三P型掺杂区343之间；第三N型掺杂区353设置在第三P型掺杂区343和第四P型掺杂区344之间；第四N型掺杂区354设置在第四P型掺杂区344和第一 P型掺杂区341之间。用于容纳N型掺杂区(包括351-354)的P型阱区320延伸至测试区域310的中心，且用于连接P型阱区320的接触孔(图3中的黑色矩形)设置在测试区域310的中心。用于容纳P型掺杂区(包括341-344)的N型阱区330延伸至测试区域310的边缘，用于连接N型阱区330的接触孔(图3中的黑色矩形)设置在测试区域310的边缘。根据本发明第三个实施方式，如图4所示，P型掺杂区包括第一 P型掺杂区441、第二 P型掺杂区442、第三P型掺杂区443、第四P型掺杂区444、第五P型掺杂区445、第六P型掺杂区446、第七P型掺杂区447和第八P型掺杂区448。N型掺杂区包括第一 N型掺杂区451、第二 N型掺杂区452、第三N型掺杂区453、第四N型掺杂区454、第五N型掺杂区455、第六N型掺杂区456、第七N型掺杂区457和第八N型掺杂区458，其中，第一 N型掺杂区451、第二 N型掺杂区452、第三N型掺杂区453、第四N型掺杂区454、第五N型掺杂区455、第六N型掺杂区456、第七N型掺杂区457和第八N型掺杂区458分别具有不同预定宽度，以便测试出合适的N型掺杂区的宽度。第一 N型掺杂区451、第二 N型掺杂区452、第三N型掺杂区453、第四N型掺杂区454、第五N型掺杂区455、第六N型掺杂区456、第七N型掺杂区457和第八N型掺杂区458分别具有不同预定宽度。第一 N型掺杂区451、第二 N型掺杂区452、第三N型掺杂区453、第四N型掺杂区454、第五N型掺杂区455、第六N型掺杂区456、第七N型掺杂区457和第八N型掺杂区458分别具有不同预定宽度分别设置在相邻的第一 P型掺杂区441、第二 P型掺杂区442、第三P型掺杂区443、第四P型掺杂区444、第五P型掺杂区445、第六P型掺杂区446、第七P型掺杂区447和第八P型掺杂区448之间。进一步，为了缩小测试器件的面积，优选地，测试区域410为矩形，且第第一 P型掺杂区441、第二 P型掺杂区442、第三P型掺杂区443、第四P型掺杂区444、第五P型掺杂区445、第六P型掺杂区446、第七P型掺杂区447和第八P型掺杂区448均匀地设置在测试区域410的靠近四条边的位置处。第一 N型掺杂区451设置在第一 P型掺杂区441和第二P型掺杂区442之间；第二 N型掺杂区452设置在第二 P型掺杂区442和第三P型掺杂区443之间；第三N型掺杂区453设置在第三P型掺 杂区443和第四P型掺杂区444之间 ’第四N型掺杂区454设置在第四P型掺杂区444和第五P型掺杂区445之间 ’第五N型掺杂区455设置在第五P型掺杂区445和第六P型掺杂区446之间；第六N型掺杂区456设置在第六P型掺杂区446和第七P型掺杂区447之间；第七N型掺杂区457设置在第七P型掺杂区447和第八P型掺杂区448之间；第八N型掺杂区458设置在第八P型掺杂区448和第一 P型掺杂区441之间。用于容纳N型掺杂区(包括451-458)的P型阱区420延伸至测试区域410的中心，且用于连接P型阱区420的接触孔(图4中的黑色矩形)设置在测试区域410的中心。用于容纳P型掺杂区(包括441-448)的N型阱区430延伸至测试区域410的边缘，用于连接N型阱区430的接触孔(图4中的黑色矩形)设置在测试区域410的边缘。根据本发明第四个实施方式，如图5所示，P型掺杂区包括第一 P型掺杂区541、第二 P型掺杂区542、第三P型掺杂区543、第四P型掺杂区544、第五P型掺杂区545、第六P型掺杂区546、第七P型掺杂区547、第八P型掺杂区548和第九P型掺杂区549。N型掺杂区包括第一 N型掺杂区551、第二 N型掺杂区552、第三N型掺杂区553、第四N型掺杂区554、第五N型掺杂区555、第六N型掺杂区556、第七N型掺杂区557、第八N型掺杂区558、第九N型掺杂区559、第十N型掺杂区510、第i^一 N型掺杂区511和第十二 N型掺杂区512，其中，第一 N型掺杂区551、第二 N型掺杂区552、第三N型掺杂区553、第四N型掺杂区554、第五N型掺杂区555、第六N型掺杂区556、第七N型掺杂区557、第八N型掺杂区558、第九N型掺杂区559、第十N型掺杂区510、第i^一 N型掺杂区511和第十二 N型掺杂区512分别具有不同预定宽度，以便测试出合适的N型掺杂区的宽度。第一 N型掺杂区551、第二 N型掺杂区552、第三N型掺杂区553、第四N型掺杂区554、第五N型掺杂区555、第六N型掺杂区556、第七N型掺杂区557、第八N型掺杂区558、第九N型掺杂区559、第十N型掺杂区510、第^^一 N型掺杂区511和第十二 N型掺杂区512分别设置在相邻的第一 P型掺杂区541、第二 P型掺杂区542、第三P型掺杂区543、第四P型掺杂区544、第五P型掺杂区545、第六P型掺杂区546、第七P型掺杂区547、第八P型掺杂区548和第九P型掺杂区549之间。进一步，为了缩小测试器件的面积，优选地，测试区域510为矩形，且第一 P型掺杂区541、第二 P型掺杂区542、第三P型掺杂区543、第四P型掺杂区544、第五P型掺杂区545、第六P型掺杂区546、第七P型掺杂区547和第八P型掺杂区548均匀地设置在测试区域510的靠近四条边的位置处，第九P型掺杂区549设置在测试区域510的中心。第一N型掺杂区551设置在第一 P型掺杂区541和第二 P型掺杂区542之间；第二 N型掺杂区552设置在第二 P型掺杂区542和第三P型掺杂区543之间 ’第三N型掺杂区553设置在第三P型掺杂区543和第四P型掺杂区544之间；第四N型掺杂区554设置在第四P型掺杂区544和第五P型掺杂区545之间；第五N型掺杂区555设置在第五P型掺杂区545和第六P型掺杂区546之间；第六N型掺杂区556设置在第六P型掺杂区546和第七P型掺杂区547之间；第七N型掺杂区557设置在第七P型掺杂区547和第八P型掺杂区548之间；第八N型掺杂区558设置在第八P型掺杂区548和第一 P型掺杂区541之间；第九N型掺杂区559设置在第二 P型掺杂区542和第九P型掺杂区549之间；第十N型掺杂区5510设置在第四P型掺杂区544和第九P型掺杂区549之间；第^^一 N型掺杂区5511设置在第六P型掺杂区546和第九P型掺杂区549之间；第十二 N型掺杂区5512设置在第八P型掺杂区548和第九P型掺杂区549之间。用于容纳P型掺杂区(包括541-549)的N型阱区530延伸至测试区域510的中心和边缘，用于连接N型阱区的第一接触孔和第二接触孔(图5中的黑色矩形)分别设置在测试区域510的中心和边缘。第九P型掺杂区549在测试区域510的中心包围第一接触孔。用于容纳N型掺杂区(包括551-5512)的P型阱区520延伸至任意相邻的四个P型掺杂区之间的邻接区域，用于连接P型阱区520的接触孔(图5中的黑色矩形)设置在该邻接区域内。
上述四个实施方式的测试器件分别可以具有一种预定宽度的N型掺杂区、四种预定宽度的N型掺杂区、八种预定宽度的N型掺杂区、十二种预定宽度的N型掺杂区，可以理解的是，测试器件所具有的N型掺杂区的种类越多，越能够准确地测试出合适的N型掺杂区宽度，然而，N型掺杂区的种类越多也意味着测试器件的面积越大。因此，在选择不同图案的测试器件时，应该根据可放置测试器件的面积选择测试器件的种类和数量。本发明还提供一种如上所述的测试器件的制作方法，该制作方法包括以下步骤:步骤1:在半导体衬底的测试区域中形成N型阱区和P型阱区，所述N型阱区内掺杂有N型掺杂剂，所述P型阱区掺杂有P型掺杂剂；步骤2:在测试区域上形成暴露P型阱区的第一光刻胶层，且执行N型掺杂工艺，以在P型阱区中形成具有预定宽度的N型掺杂区；步骤3:在测试区域上形成暴露N型阱区的第二光刻胶层，且执行P型掺杂工艺，以在N型阱区中形成P型掺杂区；步骤4:在半导体衬底上形成接触孔，该接触孔位于N型阱区、P型阱区、P型掺杂区和N型掺杂区上，用于使N型阱区、P型阱区、P型掺杂区和N型掺杂区与其它部件连通。可以采用本领域内常用的方法在介电层中形成接触孔。需要说明的是，步骤2和步骤3中形成第一光刻胶层和第二光刻胶层的方法可以为本领域内常用的方法，且步骤2和步骤3的次序可以互换。本发明还提供一种如上所述的测试器件的使用方法，该使用方法包括以下步骤:首先，与待测样品同时形成测试器件，其中，测试器件和待测样品具有相同的P型掺杂区和N型掺杂区，且测试器件的N型掺杂区具有预定宽度；接着，对测试器件进行电性合格测试；然后，根据电性合格测试的结果确定工艺窗口。此外，该使用方法还包括当电性合格测试结果显示N型掺杂区失效时，进行二次电子显微镜的二次电子引起电压差异的明暗对比(Voltage contrast, VC)以判断失效位置，并经过结蚀刻后的物理剖面来确认失效模型，后根据失效位置来重新定义制程窗口大小。进一步，该使用方法还包括当电性合格测试结果显示P型掺杂区失效时，进行纳米探针电性分析结漏电位置，后根据失效位置来重新定义制程窗口大小。优选地，当测试区域中包含多个N型掺杂区时，多个N型掺杂区可以具有不同的预定宽度，以尽量确定准确的工艺窗口。综上所述，本发明的测试结构能够及时发现CMOS器件中存在的掺杂损失，且确定工艺窗口，避免对后续晶片的制作产生影响，进而提高良品率，降低生产成本。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
权利要求
1.一种用于CMOS器件的测试器件，其特征在于，包括: 半导体衬底，所述半导体衬底包括测试区域； N型阱区和P型阱区，所述N型阱区和所述P型阱区设置在所述半导体衬底中的所述测试区域内； P型掺杂区和N型掺杂区，所述P型掺杂区位于所述N型阱区内，所述N型掺杂区位于所述P型阱区内且具有预定宽度； 接触孔，所述接触孔位于所述N型阱区、所述P型阱区、所述P型掺杂区和所述N型掺杂区上，用于使所述N型阱区、所述P型阱区、所述P型掺杂区和所述N型掺杂区与其它部件连通。
2.如权利要求1所述的测试器件，其特征在于，所述测试器件位于晶片的切割道中。
3.如权利要求1所述的测试器件，其特征在于，所述P型掺杂区包括第一P型掺杂区和第二 P型掺杂区，所述N型掺杂区位于所述第一 P型掺杂区和所述第二 P型掺杂区之间。
4.如权利要求1所述的测试器件，其特征在于，所述P型掺杂区包括第一P型掺杂区、第二 P型掺杂区、第三P型掺杂区和第四P型掺杂区，所述N型掺杂区包括分别具有不同预定宽度的第一 N型掺杂区、第 二 N型掺杂区、第三N型掺杂区和第四N型掺杂区，其中，所述第一 N型掺杂区、所述第二 N型掺杂区、所述第三N型掺杂区和所述第四N型掺杂区分别设置在相邻的所述第一 P型掺杂区、所述第二 P型掺杂区、所述第三P型掺杂区和所述第四P型掺杂区之间。
5.如权利要求4所述的测试器件，其特征在于，所述测试区域为矩形，所述第一P型掺杂区、所述第二 P型掺杂区、所述第三P型掺杂区和所述第四P型掺杂区分别设置在所述测试区域的靠近四个顶角的位置处，用于容纳所述N型掺杂区的所述P型阱区延伸至所述测试区域的中心，用于连接所述P型阱区的接触孔设置在所述测试区域的中心，用于容纳所述P型掺杂区的所述N型阱区延伸至所述测试区域的边缘，用于连接所述N型阱区的接触孔设置在所述测试区域的边缘。
6.如权利要求1所述的测试器件，其特征在于，所述P型掺杂区包括第一P型掺杂区、第二 P型掺杂区、第三P型掺杂区、第四P型掺杂区、第五P型掺杂区、第六P型掺杂区、第七P型掺杂区和第八P型掺杂区，所述N型掺杂区包括分别具有不同预定宽度的第一 N型掺杂区、第二 N型掺杂区、第三N型掺杂区、第四N型掺杂区、第五N型掺杂区、第六N型掺杂区、第七N型掺杂区和第八N型掺杂区，其中，所述第一 N型掺杂区、所述第二 N型掺杂区、所述第三N型掺杂区、所述第四N型掺杂区、所述第五N型掺杂区、所述第六N型掺杂区、所述第七N型掺杂区和所述第八N型掺杂区分别设置在所述第一 P型掺杂区、所述第二 P型掺杂区、所述第三P型掺杂区、所述第四P型掺杂区、所述第五P型掺杂区、所述第六P型掺杂区、所述第七P型掺杂区和所述第八P型掺杂区之间。
7.如权利要求6所述的测试器件，其特征在于，所述测试区域为矩形，所述第一P型掺杂区、所述第二 P型掺杂区、所述第三P型掺杂区、所述第四P型掺杂区、所述第五P型掺杂区、所述第六P型掺杂区、所述第七P型掺杂区和所述第八P型掺杂区均匀地设置在所述测试区域的靠近四条边的位置处，用于容纳所述N型掺杂区的所述P型阱区延伸至所述测试区域的中心，用于连接所述P型阱区的接触孔设置在所述测试区域的中心，用于容纳所述P型掺杂区的所述N型阱区延伸至所述测试区域的边缘，用于连接所述N型阱区的接触孔设置在所述测试区域的边缘。
8.如权利要求1所述的测试器件，其特征在于，所述P型掺杂区包括第一P型掺杂区、第二 P型掺杂区、第三P型掺杂区、第四P型掺杂区、第五P型掺杂区、第六P型掺杂区、第七P型掺杂区、第八P型掺杂区和第九P型掺杂区，所述N型掺杂区包括分别具有不同预定宽度的第一 N型掺杂区、第二 N型掺杂区、第三N型掺杂区、第四N型掺杂区、第五N型掺杂区、第六N型掺杂区、第七N型掺杂区、第八N型掺杂区、第九N型掺杂区、第十N型掺杂区、第十一 N型掺杂区和第十二 N型掺杂区，其中，所述第一 N型掺杂区、所述第二 N型掺杂区、所述第三N型掺杂区、所述第四N型掺杂区、所述第五N型掺杂区、所述第六N型掺杂区、所述第七N型掺杂区、所述第八N型掺杂区、所述第九N型掺杂区、所述第十N型掺杂区、所述第十一 N型掺杂区和所述第十二 N型掺杂区分别设置在相邻的所述第一 P型掺杂区、所述第二 P型掺杂区、所述第三P型掺杂区、所述第四P型掺杂区、所述第五P型掺杂区、所述第六P型掺杂区、所述第七P型掺杂区、所述第八P型掺杂区和所述第九P型掺杂区之间。
9.如权利要求8所述的测试器件，其特征在于，所述测试区域为矩形，所述第一P型掺杂区、所述第二 P型掺杂区、所述第三P型掺杂区、所述第四P型掺杂区、所述第五P型掺杂区、所述第六P型掺杂区、所述第七P型掺杂区和所述第八P型掺杂区均匀地设置在所述测试区域的靠近四条边的位置处，用于容纳所述P型掺杂区的所述N型阱区延伸至所述测试区域的中心和边缘，用于连接所述N型阱区的第一接触孔和第二接触孔分别设置在所述测试区域的中心和边缘，所述第九P型掺杂区在所述测试区域的中心包围所述第一接触孔，用于容纳所述N型掺杂区的所述P型阱区延伸至任意相邻的四个P型掺杂区之间的邻接区域，用于连接所述P型阱区的接触孔设置在所述邻接区域。
10.一种如权利要求1-9中任一项所述测试器件的制作方法，其特征在于，包括: 在半导体衬底的测试区域中形成N型阱区和P型阱区； 在所述测试区域上形成暴露所述P型阱区的第一光刻胶层，且执行N型掺杂工艺，以在所述P型阱区中形成具有预 定宽度的N型掺杂区； 在所述测试区域上形成暴露所述N型阱区的第二光刻胶层，且执行P型掺杂工艺，以在所述N型阱区中形成P型掺杂区；以及 在所述半导体衬底上形成接触孔，所述接触孔位于所述N型阱区、所述P型阱区、所述P型掺杂区和所述N型掺杂区上，用于使所述N型阱区、所述P型阱区、所述P型掺杂区和所述N型掺杂区与其它部件连通。
11.一种如权利要求1-9中任一项所述测试器件的使用方法，其特征在于，包括: 与待测样品同时形成所述测试器件，所述测试器件和所述待测样品具有相同的P型掺杂区和N型掺杂区，所述测试器件的N型掺杂区具有预定宽度； 对所述测试器件进行电性合格测试； 根据所述电性合格测试的结果确定工艺窗口。
12.如权利要求11所述的使用方法，其特征在于，所述使用方法还包括当电性合格测试结果显示所述N型掺杂区失效时，进行二次电子引起电压差异的明暗对比和结蚀刻后物理剖面分析。
13.如权利要求11所述的使用方法，其特征在于，所述使用方法还包括当电性合格测试结果显示所述P型掺杂区失效时，进行纳米探针分析。
14.如权利要求11所述的使用方法，其特征在于，当所述测试区域中包含多个N型掺杂区时，所述多个N型掺杂区具有不·同的预定宽度。
全文摘要
本发明公开了一种用于CMOS器件的测试器件、制作方法及其使用方法，该测试器件包括半导体衬底，所述半导体衬底包括测试区域；N型阱区和P型阱区，所述N型阱区和所述P型阱区设置在所述半导体衬底中的所述测试区域内；P型掺杂区和N型掺杂区，所述P型掺杂区位于所述N型阱区内，所述N型掺杂区位于所述P型阱区内且具有预定宽度；接触孔，所述接触孔位于所述N型阱区、所述P型阱区、所述P型掺杂区和所述N型掺杂区上，用于使所述N型阱区、所述P型阱区、所述P型掺杂区和所述N型掺杂区与其它部件连通。该测试结构能够及时发现CMOS器件中存在的掺杂损失，且确定工艺窗口，避免对后续晶片的制作产生影响，进而提高良品率，降低生产成本。
文档编号H01L23/544GK103165578SQ20111041049
公开日2013年6月19日 申请日期2011年12月9日 优先权日2011年12月9日
发明者王喆, 张喆 申请人:中芯国际集成电路制造(上海)有限公司