一种功率半导体器件终端结构的制作方法

本发明涉及半导体器件技术领域，特别是涉及一种功率半导体器件终端结构。

背景技术：

场限环技术是现代功率半导体器件(如IGBT)终端结构所常用的一种技术。采用场限环可以减小pn结曲面弯曲造成的电场集中，提高器件的击穿电压。

目前常用的场限环技术是通过在功率半导体器件的终端区域引入一个或多个与硅衬底掺杂类型相反但杂质浓度远高于衬底的环形区域(通常称之为场限环)，使器件在承受反向偏压时耗尽层扩展至这些环形区域发生穿通，从而延展器件终端区域的耗尽层，这样减小终端区域的电场集中，进而获得更高的击穿电压。

但是，场限环技术存在一个比较明显的问题，即在各场限环靠近芯片边缘的区域，电场集中的现象仍然比较明显，容易形成高电场。通常，这些高电场区域会先于终端结构的其它区域出现雪崩电离，导致漏电流增加，减小器件终端结构的击穿电压。在实现场限环掺杂浓度、结深、环宽等参数优化的情况下，通过调节场限环之间的间距可改变各环承受的电压，进而使各场限环的峰值电场比较接近，这样可以避免因某个别环承受的电压过高而过早发生雪崩击穿，导致终端结构的击穿电压不能达到预期。但即便做了这样的优化处理，终端结构击穿电压的提升仍然会受限于各场限环外边缘区域的峰值电场。

为解决上述问题，现在多家功率半导体厂商一般采用场板技术来改善这一情况。但是，简单的金属场板技术增加了制作成本但效果并不理想，而效果较好的“金属场板+多晶场板”技术又因为场限环与两种场板结构的整体设计复杂、工艺实现难度大等原因，造成设计和制造成本增加。

结终端扩展(JTE)技术也是功率半导体器件终端结构所常用的一种技术。该技术通过在器件的终端区域进行单区、双区或多区离子注入并推进，形成pn结终端扩展区域，拉伸反向偏压下形成的耗尽区，从而达到提升器件击穿电压的目的。但是，该技术的缺点是反向漏电流和结电容相对较大。

技术实现要素：

本发明的目的是提供一种功率半导体器件终端结构，增大了击穿电压，减小了漏电流。

为解决上述技术问题，本发明实施例提供了一种功率半导体器件终端结构，包括多个场限环和与所述场限环横向连接的第一pn结延展区，所述第一pn结延展区与所述场限环的掺杂类型相同，且掺杂浓度低于所述场限环的的掺杂浓度。

其中，还包括与所述场限环或所述第一pn结延展区横向相邻且连接的第二pn结延展区，所述第二pn结延展区与所述第一pn结延展区的掺杂类型相同，且掺杂浓度低于所述第一pn结延展区的的掺杂浓度。

其中，多个所述第一pn结延展区或多个所述第二pn结延展区位于连接的所述场限环的相同位置。

其中，所述第一pn结延展区的结深大于所述场限环的结深，所述第二pn结延展区的结深小于所述场限环的结深，所述场限环的数量大于等于所述第一pn结延展区的数量或所述第二pn结延展区的数量。

其中，所述第一pn结延展区的结深小于所述场限环的结深，所述第二pn结延展区的结深小于所述第一pn结延展区的结深，所述场限环的数量大于等于所述第一pn结延展区的数量或所述第二pn结延展区的数量。

其中，所述第一pn结延展区与第二pn结延展区位于所述场限环的同侧或异侧面。

其中，所述第一pn结延展区与所述场限环的侧面和底面同时接触。

其中，所述第一pn结延展区为整体式第一pn结延展区或由多个结深相等的间隔分布的半径依次增大的第一pn结分延展区组成的第一pn结延展区。

本发明实施例所提供的功率半导体器件终端结构，与现有技术相比，具有以下优点：

本发明实施例提供的功率半导体器件终端结构，包括多个场限环和与所述场限环横向连接的第一pn结延展区，所述第一pn结延展区与所述场限环的掺杂类型相同，且掺杂浓度低于所述场限环的的掺杂浓度。

所述功率半导体器件终端结构，通过设置与场限环横向连接的第一pn结延展区，延伸了场限环外边缘区域的pn结曲面，使各场限环都形成类似于JTE的结构，从而弱化场限环外边缘电场，实现提升整个终端结构的击穿电压，降低器件反向漏电流的目的。同时不会大幅增加设计难度和制作成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的功率半导体器件终端结构的第一种具体实施方式的结构示意图；

图2为本发明实施例提供的功率半导体器件终端结构的第二种具体实施方式的结构示意图；

图3为本发明实施例提供的功率半导体器件终端结构的第三种具体实施方式的结构示意图；

图4为本发明实施例提供的功率半导体器件终端结构的第四种具体实施方式的结构示意图；

图5为本发明实施例提供的功率半导体器件终端结构的第五种具体实施方式的结构示意图；

图6为本发明实施例提供的功率半导体器件终端结构的第六种具体实施方式的结构示意图；

图7为本发明实施例提供的功率半导体器件终端结构的第七种具体实施方式的结构示意图；

图8为本发明实施例提供的功率半导体器件终端结构的第八种具体实施方式的结构示意图；

图9为本发明实施例提供的功率半导体器件终端结构的第九种具体实施方式的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参考图1-9，图1为本发明实施例提供的功率半导体器件终端结构的第一种具体实施方式的结构示意图；图2为本发明实施例提供的功率半导体器件终端结构的第二种具体实施方式的结构示意图；图3为本发明实施例提供的功率半导体器件终端结构的第三种具体实施方式的结构示意图；图4为本发明实施例提供的功率半导体器件终端结构的第四种具体实施方式的结构示意图；图5为本发明实施例提供的功率半导体器件终端结构的第五种具体实施方式的结构示意图；图6为本发明实施例提供的功率半导体器件终端结构的第六种具体实施方式的结构示意图；图7为本发明实施例提供的功率半导体器件终端结构的第七种具体实施方式的结构示意图；图8为本发明实施例提供的功率半导体器件终端结构的第八种具体实施方式的结构示意图；图9为本发明实施例提供的功率半导体器件终端结构的第九种具体实施方式的结构示意图。

在一种具体实施方式中，功率半导体器件的纵向剖面，其纵向终端结构如下：

1)衬底(第一导电类型，N-)；

2)P+有源区(第二导电类型，P+)；

3)P+场限环(第二导电类型，P+)；

4)P-注入区(第二导电类型，P-)；

5)沟道截止环(第一导电类型，N+)

6)衬底表面的介质层1；

7)衬底表面的介质层2；

8)芯片正面电极(Metal)；

9)位于背面的增强型缓冲层(buffer)，数量大于或等于1(第一导电类型，N)；

10)位于背面的P+集电极区(第二导电类型，P+)。

在本发明中设置与多个场限环10和与所述场限环10横向连接的第一pn结延展区20，形成周期性的JTE结构，即在普通的场限环10终端结构基础上，通过特定工艺实现方法延展各场限环10靠近芯片边缘一侧的pn结，使单个场限环10形成类似于JTE结构，从而增大了耗尽层在场限环10外边缘的曲率半径，削弱了这一区域的电场集中，实现进一步增大击穿电压，减小漏电流的目的。

采用周期性的JTE终端结构，可以减小各场环区域外边缘的pn结曲率，提升终端结构的击穿电压；采用周期性的JTE终端结构，可以削弱各场环区域外边缘的电场，减小反向漏电流；采用周期性的JTE终端结构，可以避免场板技术所造成的工艺增加，降低了制造成本。

在一种具体实施方式中，所述功率半导体器件终端结构，包括多个场限环10和与所述场限环10横向连接的第一pn结延展区20，所述第一pn结延展区20与所述场限环10的掺杂类型相同，且掺杂浓度低于所述场限环10的掺杂浓度。

需要指出的是，在本发明中，所述场限环10的结深与有源区的结深可以相等，也可以不相等，这需要结合具体的工艺以及设计要求决定，本发明对此不作具体限定。

在一个实施例中，如图1所示，P+场限环10的数目(N_P+)等于P-注入区的数目(N_P-)，P-注入区即为第一pn结延展区10,这时N_P+＝N_P-。这样在每个场限环10的侧面更容易被击穿的位置设置一个第一pn结延展区10，就能够提高增大了耗尽层在该场限环10外边缘的曲率半径，削弱了这一区域的电场集中，实现进一步增大击穿电压，减小漏电流的目的。

在另一个实例中，为进一步增大耗尽层在场限环10外边缘的曲率半径，削弱了这一区域的电场集中，实现进一步增大击穿电压，减小漏电流的目的，如图2所示，对每个场限环10外边缘区域实行多级pn结延展区，其中场限环10(P+)与有源区的结深相同，而第一pn结延展区20(P-)的结深比场限环10的结深更深，第二级pn结延展区30(P--)则结深较场限环10的结深浅，之后还可实行多级pn结延展，每一级pn结的结深均比前一级的浅，从而实现减小其外边缘pn结曲率的目的。

其中，P+场限环10的数目(N_P+)与第一pn结延展区20(P-)的数目(N_P-)和第二级pn结延展区的数目(N_p--)相等,即N_P+＝N_P-＝N_P--。其中，第二pn结延展区30与所述场限环10或所述第一pn结延展区20横向相邻且连接，所述第二pn结延展区30与所述第一pn结延展区20的掺杂类型相同，且掺杂浓度低于所述第一pn结延展区20的的掺杂浓度。

一般多个所述第一pn结延展区20或多个所述第二pn结延展区30位于连接的所述场限环10的同侧，以降低电场的集中程度。例如，多个第一pn结延展区20都设置在场限环10的左侧，多个所述第二pn结延展区30设置在场限环10的右侧。这时由于相邻的场限环10在工作时电气参数比较接近，如在一个场限环10的左侧的电场比较集中，另一个场限环10的左侧的电场也会比较集中，同时由于同一批次的pn结延展区，如第一pn结延展区20，都是在同一工艺流程中进行设计的，例如掺杂。这样对排版等工艺步骤的要求就比较简单，降低工艺成本，而且最终制作的器件的均匀性比较好。

在又一个实施例中，对每个场限环10外边缘区域多级pn结延展，如图3，场限环10(P+)比有源区的结深更深，第一pn结延展区20(P-)比场限环10的结深浅，第二pn结延展区30(P--)则结深较第一的结深浅，之后可依次实行多级pn结延展，每一级pn结的结深均比前一级的浅，从而实现减小其外边缘pn结曲率的目的。

其中，P+场限环10的数目(N_P+)与第一pn结延展区20(P-)注入区的数目(N_P-)和第二pn结延展区30的数目(Np--)相等，即N_P+＝N_P-＝N_P--。所述第一pn结延展区20与第二pn结延展区30位于所述场限环10的同侧。所述第一pn结延展区20与所述场限环10的侧面接触。

在本发明中，在第一pn结延展区20比场限环10的结深较深时，由于第一pn结延展区20与场限环10是横向相邻的，可以是第一pn结延展区20仅与场限环10的侧面接触，还可以是与同时与场限环10的侧面的底面接触，本发明对所述第一pn结延展区20与场限环10的结深的关系以及连接关系不做具体限定，根据实际需要的对场限环10的电场弱化需求确定。在本发明中，第一pn结延展区20、第二pn结延展区30可以是仅仅与场限环10接触，也可以是有部分区域重叠。实际在工艺制作时，会进行相邻区域的重叠，这样就会降低工艺难度，降低工艺成本，同时场限环10及其附近电场也不会发生突变。

对每个场限环10外边缘区域实行多级pn结延展还有其它的方式。如在又一实施例中，如图4所示，场限环10(P+)与有源区的结深相同，而第一pn结延展区20(P-)的结深比场限环10的结深更深，第二级pn结延展区(P--)则结深较场限环10的结深浅，之后还可实行多级pn结延展，每一级pn结的结深均比前一级的浅，从而实现减小其外边缘pn结曲率的目的。

其中，P+场限环10的数目(N_P+)大于第一pn结延展区20(P-)的数目(N_P-)和第二pn结延展区30的数目(Np--)，第一pn结延展区20(P-)的数目(NP-)等于第二pn结延展区30的数目(Np--)，即N_P+>N_P-＝N_p--。

对每个场限环10外边缘区域多级pn结延展方式在再一实施例中，如图5所示，场限环10(P+)比有源区的结深更深，第一pn结延展区20(P-)比场限环10的结深浅，第二pn结延展区30(P--)则结深较第一pn结延展区20(P-)的结深浅，之后可依次实行多级pn结延展，每一级pn结的结深均比前一级的浅，从而实现减小其外边缘pn结曲率的目的。

其中，P+场限环10的数目(N_P+)大于第一pn结延展区20(P-)的数目(N_P-)和第二级pn结延展区的数目(Np--)，第一pn结延展区20(P-注入区的数目(N_P-)等于第二级pn结延展区的数目(Np--)，即N_P+>N_P-＝N_p--。

而对于每一级pn结延展区，可以有不同的设置方式。所述第一pn结延展区20可以为整体式第一pn结延展区20，也可以为由多个结深相等的间隔分布的半径依次增大的第一pn结分延展区组成的第一pn结延展区20，整体式第一pn结延展区20的设计工艺简单，而间隔分布的半径依次增大的第一pn结分延展区组成的第一pn结延展区20对弱化电场的能力更加精确。例如，可以通过测试获得单个第一pn结分延展区对电场的弱化能力，直接计算出需要的第一pn结分延展区的数量，然后进行下一步的工艺制作，这样能够可以更加合理有效的利用器件的空间。

而对于间隔分布的半径依次增大的第一pn结分延展区组成的第一pn结延展区20的分布情况，在一个实施例中，如图6所示为第一pn结延展区20(P-)的延展区域分布，并且P+场限环10的数目(N_P+)等于第一pn结延展区20(P-)的数目(N_P-)，即N_P+＝N_P-。在图6中的上侧的分布为俯视图，从其中可以看出，将每个第一pn结延展区20分为了m个横向长条平行的第一pn结分延展区，其中m为大于等于2的自然数，这样通过计算每一长条的第一pn结分延展区对与其最近的场限环10的电场能力，即可在另一器件中，在掺杂不变的前提下，控制第一pn结分延展区的数量来弱化场限环外边缘电场。或者是在第一pn结分延展区的数量和位置不变的前提下，通过改变掺杂浓度，精确改变弱化场限环外边缘电场的能力。

为进一步精确控制场限环10外边缘区域的电场，在又一个实施例中，如图7所示为第一pn结(P-)的延展区域分布，并且P+场限环10的数目(N_P+)等于第一pn结延展区20(P-)注入区的数目(N_P-)，即N_P+＝N_P-。这个将第一pn结延展区20分为m*m个第一pn结延展分区，使得控制该场限环10的能力再一步获得提升。其中，m为大于等于2的自然数。

而在本发明中第一pn结延展区20或第二pn结延展区30的数量不一定等于场限环10，只要能够将最容易击穿的场限环10的击穿电场提高即可提高整个器件的击穿电场，即只要在最需要提高击穿电场的位置设置第一pn结延展区20或第二pn结延展区30即可。如图8所示为一种第一pn结延展区20(P-)的区域分布，并且P+场限环10的数目(N_P+)大于第一pn结延展区20(P-)注入区的数目(N_P-)，即N_P+>N_P-。

如图9所示为另一种第一pn结延展区20(P-)的延展区域分布，并且P+场限环10的数目(N_P+)大于第一pn结延展区20(P-)的数目(N_P-)，即N_P+＝N_P-，第一pn结延展分区为m*m阵列分布的第一pn结延展分区，其中，m为大于等于2的自然数。

需要指出的是，在本发明中对于第一pn结延展区的设计并不一定是上述两种方式，还可以是环状间隔分布等其它的分布方式，本发明对此不做具体限定。

综上所述，本发明实施例提供的功率半导体器件终端结构，通过设置与场限环连接的第一pn结延展区，延伸了场限环外边缘区域的pn结曲面，使各场限环都形成类似于JTE的结构，从而弱化场限环外边缘电场，实现提升整个终端结构的击穿电压，降低器件反向漏电流的目的。同时不会大幅增加设计难度和制作成本。

以上对本发明所提供的功率半导体器件终端结构进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。