电阻式存储器装置及其写入方法与流程

本发明涉及一种存储器装置及其写入方法，尤其涉及一种电阻式存储器装置及其写入方法。

背景技术：

非易失性存储器具有存入的数据在断电后也不会消失的优点，因此是许多电子产品维持正常操作所必备的存储元件。目前，电阻式随机存取存储器(resistive random access memory，RRAM)是业界积极发展的一种非易失性存储器，其具有写入操作电压低、写入抹除时间短、存储时间长、非破坏性读取、多状态存储、结构简单以及所需面积小等优点，在未来个人电脑和电子设备上极具应用潜力。

一般而言，在写入数据至记忆胞时，电阻式存储器装置的控制单元通常是依据数据的逻辑电平来决定提供设定脉冲或重置脉冲给记忆胞。然而，在现有技术中，或有提供宽度及振幅相同的设定脉冲或重置脉冲给记忆胞，惟此种写入方式会造成控制单元在读取记忆胞时容易误判记忆胞的写入状态。此外，在现有技术中，另有提供振幅相同但宽度渐增的设定脉冲或重置脉冲给记忆胞，惟此种写入方式会增加电阻式存储器装置的控制单元设计时的复杂程度，额外增加制造成本。

技术实现要素：

本发明提供一种电阻式存储器装置及其写入方法，可增加读取记忆胞时其状态判断的准确性。

本发明的电阻式存储器装置的写入方法包括：接收逻辑数据，判断逻辑数据的逻辑电平，并且选择一电阻式记忆胞；依据逻辑数据的逻辑电平，在写入期间，提供设定信号至电阻式记忆胞，或者提供重置信号至电阻式记忆胞。设定信号包括第一设定脉冲以及与第一设定脉冲极性相反的第二设定脉 冲。重置信号包括第一重置脉冲以及与第一重置脉冲极性相反的第二重置脉冲。

本发明的电阻式存储器装置包括电阻式记忆胞阵列以及控制单元。电阻式记忆胞阵列包括多个电阻式记忆胞。控制单元耦接至电阻式记忆胞阵列。控制单元用以接收逻辑数据，判断逻辑数据的逻辑电平，并且从电阻式记忆胞当中选择一电阻式记忆胞。依据逻辑数据的逻辑电平，在写入期间，控制单元提供设定信号至电阻式记忆胞，或者提供重置信号至电阻式记忆胞。设定信号包括第一设定脉冲以及与第一设定脉冲极性相反的第二设定脉冲。重置信号包括第一重置脉冲以及与第一重置脉冲极性相反的第二重置脉冲。

基于上述，在本发明的范例实施例中，在写入期间，设定信号当中的设定脉冲的极性相反，以及重置信号当中的重置脉冲的极性相反，此种写入方式可增加读取记忆胞时其状态判断的准确性。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为本发明一实施例的电阻式记忆胞的能阶概要示意图；

图2为本发明一实施例的电阻式存储器装置的概要示意图；

图3为本发明一实施例的电阻式记忆胞的元件结构的概要示意图；

图4为本发明一实施例的设定信号及重置信号的概要波形图；

图5为本发明另一实施例的设定信号及重置信号的概要波形图；

图6为本发明另一实施例的设定信号及重置信号的概要波形图；

图7为本发明另一实施例的设定信号及重置信号的概要波形图；

图8为本发明一实施例的电阻式记忆胞的电导率与信号数量的关系示意图；

图9、图10A、图10B、图11、图12、图13A、图13B、图13C、图13D为本发明不同实施例的设定信号的信号波形示意图；

图14为本发明一实施例的电阻式存储器装置的写入方法的步骤流程图。

附图标记说明：

200：电阻式存储器装置；

210：电阻式记忆胞阵列；

212、214：电阻式记忆胞；

220：电流验证单元；

230：控制单元；

DATA：逻辑数据；

BL：比特线；

SL：源极线；

IR1、IR2：读取电流；

RESET：重置信号；

SET：设定信号；

312：第一金属层；

314：第二金属层；

RESET1、RESET2：重置脉冲；

SET1、SET2：设定脉冲；

T1、T2、T3、T4：脉冲宽度；

V1、V2、V3、V4：脉冲振幅。

具体实施方式

图1为本发明一实施例的电阻式记忆胞的能阶概要示意图。请参考图1，本实施例的电阻式记忆胞例如是一种多阶储存记忆胞(Multi-Level Cell，MLC)。此种电阻式记忆胞可以在其中储存2个以上的数据比特，其“多阶”指的是电荷充电有多个能阶(即多个电压值)，如此便能储存多个比特的值于电阻式记忆胞中。如图1所示，电阻式记忆胞的电压值由低至高依序对应数据比特“11”、“10”、“01”及“00”。

图2为本发明一实施例的电阻式存储器装置的概要示意图。请参照图2，本实施例的电阻式存储器装置200包括电阻式记忆胞阵列210、电流验证单元220以及控制单元230。在本实施例中，电阻式记忆胞阵列210包括多个电阻式记忆胞212。电阻式记忆胞阵列210通过多条比特线BL耦接至电流验证单元220，以及通过多条源极线SL耦接至控制单元230。每个电阻式记忆胞212可以包括开关元件，例如金氧半导场效晶体管或双极性接面晶体管， 以及可变电阻元件，并且每个电阻式记忆胞212可以提供多个比特的储存数据。

在本实施例中，电流验证单元220可以是任何类型电流量测元件/电路。例如，感测放大器电路。电流验证单元220可通过多条比特线BL耦接电阻式记忆胞212。电流验证单元220用以在逻辑数据DATA被写入电阻式记忆胞212时，验证电阻式记忆胞212所产生的读取电流IR1、IR2符合预设的参考电流，以表示控制单元230成功将逻辑数据DATA写入电阻式记忆胞212。

在本实施例中，控制单元230可例如是中央处理单元(Central Processing Unit，CPU)、微处理器(Microprocessor)、数字信号处理器(Digital Signal Processor，DSP)、可程序化控制器、可程序化逻辑装置(Programmable Logic Device，PLD)或其他类似装置或这些装置的组合。控制单元230是可耦接至电流验证单元220以及电阻式记忆胞阵列210的多条源极线SL。在本实施例中，控制单元230用以接收逻辑数据DATA，并且DATA判断欲写入的逻辑数据的逻辑电平。在本实施例中，控制单元230例如从电阻式记忆胞212当中选择电阻式记忆胞214以作为要将逻辑数据DATA写入的目标记忆胞。因此，控制单元230依据逻辑数据DATA的逻辑电平，在写入期间选择提供设定信号SET或重置信号RESET至电阻式记忆胞214。

图3为本发明一实施例的电阻式记忆胞的元件结构的概要示意图。请参照图2及图3，图2的电阻式记忆胞214的元件结构例如图3所示，是以过渡金属氧化物(transition metal oxide，TMO)为基础的电阻式记忆胞，其包括金属层/绝缘层/金属层(metal-insulator-metal，MIM)的层状结构。控制单元230经由作为上下电极的第一金属层312及第二金属层314的将设定信号SET或重置信号RESET施加至电阻式记忆胞214，以将逻辑数据DATA写入电阻式记忆胞214。应注意的是，图3所示出的元件结构仅用以例示说明，本发明并不加以限制。本发明的电阻式存储器装置的写入方法当可适用于相同或类似元件结构的电阻式记忆胞。

图4为本发明一实施例的设定信号及重置信号的概要波形图。请参考图2及图4，在本实施例中，依据逻辑数据DATA的逻辑电平，控制单元230在写入期间选择如图4所示的设定信号SET或重置信号RESET提供给电阻式记忆胞214。在本实施例中，设定信号SET包括第一设定脉冲SET1以及 第二设定脉冲SET2，重置信号RESET包括第一重置脉冲RESET1以及第二重置脉冲RESET2。

具体而言，在本实施例中，从脉冲极性的角度来看，第一设定脉冲SET1与第二设定脉冲SET2的极性相反。第一重置脉冲RESET1与第二重置脉冲RESET2的极性相反。第一设定脉冲SET1与第一重置脉冲RESET1的极性相反。第二设定脉冲SET2与第二重置脉冲RESET2的极性相反。在本实施例中，虽然是以第一设定脉冲SET1与第一重置脉冲RESET1的极性相反来例示说明，惟本发明并不加以限制。在一实施例中，第一设定脉冲SET1与第一重置脉冲RESET1的极性。

在本实施例中，从脉冲宽度的角度来看，第一设定脉冲SET1的脉冲宽度T1大于第二设定脉冲SET2的脉冲宽度T2。在一实施例中，第一设定脉冲SET1的脉冲宽度T1也可等于第二设定脉冲SET2的脉冲宽度T2，本发明并不加以限制。即T1≥T2。此外，在本实施例中，从脉冲振幅的角度来看，第一设定脉冲SET1的脉冲振幅V1的绝对值大于第二设定脉冲SET2的脉冲振幅V2的绝对值。在一实施例中，第一设定脉冲SET1的脉冲振幅V1的绝对值也可等于第二设定脉冲SET2的脉冲振幅V2的绝对值，本发明并不加以限制。即|V1|≥|V2|。此外，第一重置脉冲RESET1与第二重置脉冲RESET2的脉冲宽度及脉冲振幅之间的大小关系类似于第一设定脉冲SET1与第二设定脉冲SET2，即T3≥T4、|V3|≥|V4|，在此不再赘述。

应注意的是，在本实施例中，第一设定脉冲SET1的脉冲宽度T1及脉冲振幅V1与第一重置脉冲RESET1的脉冲宽度T3及脉冲振幅V3可相等或不相等，本发明并不加以限制。第二设定脉冲SET2的脉冲宽度T2及脉冲振幅V2与第二重置脉冲RESET2的脉冲宽度T4及脉冲振幅V4可相等或不相等，本发明并不加以限制。

图5为本发明另一实施例的设定信号及重置信号的概要波形图。请参考图2及图5，本实施例的设定信号SET及重置信号RESET的信号波形类似于图4实施例，惟两者之间主要的差异例如在于设定脉冲的脉冲振幅以及重置脉冲的脉冲振幅之间的大小关系。具体而言，在本实施例中，从脉冲振幅的角度来看，第一设定脉冲SET1的脉冲振幅V1的绝对值小于第二设定脉冲SET2的脉冲振幅V2的绝对值。在一实施例中，第一设定脉冲SET1的脉冲 振幅V1的绝对值也可等于第二设定脉冲SET2的脉冲振幅V2的绝对值，本发明并不加以限制。即|V1|≤|V2|。此外，第一重置脉冲RESET1与第二重置脉冲RESET2的脉冲振幅之间的大小关系类似于第一设定脉冲SET1与第二设定脉冲SET2，即|V3|≤|V4|，在此不再赘述。

图6为本发明另一实施例的设定信号及重置信号的概要波形图。请参考图2及图6，本实施例的设定信号SET及重置信号RESET的信号波形类似于图4实施例，惟两者之间主要的差异例如在于设定脉冲的脉冲振幅以及重置脉冲的脉冲宽度之间的大小关系。具体而言，在本实施例中，从脉冲宽度的角度来看，第一设定脉冲SET1的脉冲宽度T1小于第二设定脉冲SET2的脉冲宽度T2。在一实施例中，第一设定脉冲SET1的脉冲宽度T1也可等于第二设定脉冲SET2的脉冲宽度T2，本发明并不加以限制。即T1≤T2。此外，第一重置脉冲RESET1与第二重置脉冲RESET2的脉冲宽度之间的大小关系类似于第一设定脉冲SET1与第二设定脉冲SET2，即T3≤T4，在此不再赘述。

图7为本发明另一实施例的设定信号及重置信号的概要波形图。请参考图2及图7，本实施例的设定信号SET及重置信号RESET的信号波形类似于图4实施例，惟两者之间主要的差异例如在于设定脉冲的脉冲振幅以及重置脉冲的脉冲振幅宽度以及脉冲振幅之间的大小关系。

具体而言，在本实施例中，从脉冲宽度的角度来看，第一设定脉冲SET1的脉冲宽度T1小于第二设定脉冲SET2的脉冲宽度T2。在一实施例中，第一设定脉冲SET1的脉冲宽度T1也可等于第二设定脉冲SET2的脉冲宽度T2，本发明并不加以限制。即T1≤T2。此外，在本实施例中，从脉冲振幅的角度来看，第一设定脉冲SET1的脉冲振幅V1的绝对值小于第二设定脉冲SET2的脉冲振幅V2的绝对值。在一实施例中，第一设定脉冲SET1的脉冲振幅V1的绝对值也可等于第二设定脉冲SET2的脉冲振幅V2的绝对值，本发明并不加以限制。即|V1|≤|V2|。此外，第一重置脉冲RESET1与第二重置脉冲RESET2的脉冲宽度及脉冲振幅之间的大小关系类似于第一设定脉冲SET1与第二设定脉冲SET2，即T3≤T4、|V3|≤|V4|，在此不再赘述。

在本发明的范例实施例中，依据逻辑数据DATA的逻辑电平，控制单元230在写入期间选择提供如图4至图7其中之一所示的设定信号SET或重置 信号RESET至电阻式记忆胞214。值得注意的是，在图4至图7的范例实施例中，在控制单元230提供设定信号SET的写入期间，多个设定信号SET系连续提供给电阻式记忆胞214，其中不包括重置信号RESET。类似地，在控制单元230提供重置信号RESET的写入期间，多个重置信号RESET连续提供给电阻式记忆胞214，其中不包括设定信号SET。

图8为本发明一实施例的电阻式记忆胞的电导率与信号数量的关系示意图。请参考图2及图8，图8的电导率(conductance)经正规化并且随着信号数量变化。在本实施例中，控制单元230在写入期间例如选择提供如图4至图7其中之一所示的设定信号SET或重置信号RESET至电阻式记忆胞214。在本实施例中，随着提供的设定信号SET的数量增加，电导率实质上均匀分布在正规化电导率的0至1之间，其表示电阻式记忆胞214的每一个储存状态所对应的正规化电导率区间都有电导率分布。类似地，随着提供的重置信号RESET的数量增加，电导率实质上也是均匀分布在0至1之间，其表示电阻式记忆胞214的每一个储存状态所对应的正规化电导率区间都有电导率分布。因此，控制单元230在写入期间选择提供如图4至图7其中之一所示的设定信号SET或重置信号RESET至电阻式记忆胞214，此种写入方式可增加控制单元230读取电阻式记忆胞214时判断储存状态的准确性。

在图4至图7的范例实施例中，控制单元230在写入期间所提供设定信号SET以及重置信号RESET，其脉冲波形系以方波为例，惟本发明并不加以限制。在其他实施例中，第一设定脉冲SET1、第二设定脉冲SET2、第一重置脉冲RESET1以及所述第二重置脉冲RESET1的脉冲波形可以是阶梯波形、三角波形、梯形波形、半圆波形或斜率渐变波形等类似的信号波形，本发明并不加以限制。

图9至图13D为本发明不同实施例的设定信号的信号波形示意图。请参考图9至图13D，在图9中，第一设定脉冲SET1及第二设定脉冲SET2的脉冲波形例如是阶梯波形。在图10A及图10B中，第一设定脉冲SET1及第二设定脉冲SET2的脉冲波形例如是不同的三角波形。在图11中，第一设定脉冲SET1及第二设定脉冲SET2的脉冲波形例如是梯形波形。在图12中，第一设定脉冲SET1及第二设定脉冲SET2的脉冲波形例如是半圆波形。在图13A至图13D中，第一设定脉冲SET1及第二设定脉冲SET2的脉冲波形例 如是不同的斜率渐变波形。在这些斜率渐变波形当中，信号波形的信号缘至少其中一个的斜率逐渐变化。此外，虽然图9至图13D仅以设定信号来例示说明的不同脉冲波形的范例实施例，惟重置信号不同的脉冲波形当可由图9至图13D来类推之，在此不再赘述。

图14为本发明一实施例的电阻式存储器装置的写入方法的步骤流程图。请参考图2及图14，本实施例的写入方法至少适用于图2的电阻式存储器装置200。在步骤S100中，控制单元230接收逻辑数据DATA，判断逻辑数据DATA的逻辑电平，并且选择电阻式记忆胞214。在步骤S110中，依据逻辑数据DATA的逻辑电平，控制单元230在写入期间提供设定信号SET或重置信号RESET至电阻式记忆胞214。在本实施例中，设定信号SET包括第一设定脉冲SET1以及与第一设定脉冲SET1极性相反的第二设定脉冲SET2。重置信号RESET包括第一重置脉冲RESET1以及与第一重置脉冲RESET1极性相反的第二重置脉冲RESET2。

另外，本发明实施例的电阻式存储器装置的写入方法可以由图1至图13D实施例的叙述中获致足够的教示、建议与实施说明，因此不再赘述。

综上所述，在本发明的范例实施例中，控制单元依据逻辑数据的逻辑电平在写入期间提供设定信号或重置信号至电阻式记忆胞。设定信号及重置信号分别包括多个设定脉冲及多个重置脉冲。设定信号当中的设定脉冲的极性相反，以及重置信号当中的重置脉冲的极性相反，此种写入方式可增加读取记忆胞时其状态判断的准确性。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。