固态成像元件及其制造方法
【专利摘要】本发明涉及一种固态成像元件及其制造方法。所述固态成像元件包括：P阱(12)；栅极绝缘膜(19)；栅电极(20)；P+型的钉扎层(22)，其位于与所述栅电极的第一端部(20a)相比靠外侧的P阱内；P－型杂质区域(17)，其至少位于与栅电极的第一端部相比靠内侧的P阱内，且与钉扎层相接；N－型杂质区域(15a)，其与P－型杂质区域(17)相接且与栅极绝缘膜相接；N－－型杂质区域(15)，其在俯视观察时包围N－型杂质区域(15a)的至少一部分。
【专利说明】
固态成像元件及其制造方法
技术领域
[0001 ]本发明涉及一种固态成像元件及其制造方法。
【背景技术】
[0002]虽然固态成像元件目前以CCD(Charge_coupled Device:电荷親合元件)为主流，但能够以低压进行驱动并且也能够混装周边电路的CMOS (Comp lementary Metal OxideSemiconductor:互补金属氧化物半导体)传感器的发展较为显著。CMOS传感器被实施由完全传输技术、暗电流防止结构等工艺上的对策和⑶S(Correlated Double Sampling:相关双采样)等电路对策而实现的噪声对策等，从而如今被改善为可以说是与CCD同等的画质，并成长为在质、量上均超过CCD的设备。虽然CMOS传感器的飞跃的较大原因是画质被大幅度改善，但其改善的主要原因为电荷传输技术的改善。在专利文献1、2中公开了该电荷传输的改善技术。
[0003]图13(A)为表示现有的固态成像元件的剖视图，图13(B)为从图13(A)所示的X向Y传输电荷时的开启(ON)时与关闭(OFF)时的电势图。
[0004]图13(A)所示的固态成像元件具有N型硅基板101、被形成在N型硅基板101内的P阱(P 一一) 102。在P阱102上形成有栅极绝缘膜106，在栅极绝缘膜106上形成有传输栅电极107。在与传输栅电极107的第一端部107a相比靠外侧的P讲102内，形成有钉扎(pinning)层(P+)104，在位于钉扎层104的下方的P阱102内，形成有N—型杂质区域103的扩散层。在位于传输栅电极107的第二端部107b的下方的P阱102内，形成有N+型杂质区域(浮置扩散)105的扩散层。
[0005]在上述现有的固态成像元件中，采用如下结构，S卩，使构成传输栅电极107的第一端部的下方的光电二极管的N—型杂质区域103的一部分向传输栅电极107的下方突出。虽然该结构的要点在于避免传输障碍，但在该结构中会出现如下课题，即，当N—型杂质区域103的向传输栅电极107侧的突出量变得过大时，将会产生势阱(凹陷(dip))。在该情况下，在实施电荷传输108时，电荷将被势阱捕获，从而出现发生传输不良的问题(参照图13(B))。
[0006]另一方面，如图14(A)所示，在N—型杂质区域103a的向传输栅电极107侧的突出量较少的情况下，会出现由于势皇(barrier)而发生电荷传输不良的课题(参照图14(B))。图14 (A)为表示其他的现有的固态成像元件的剖视图，图14 (B)为从图14 (A)所示的X向Y传输电荷时的开启时与关闭时的电势图。图14(A)所示的固态成像元件在N—型杂质区域103a的一部分向传输栅电极107的下方突出的突出量几乎不存在这一点上与图13(A)的固态成像元件不同，其他部分均相同。
[0007]如以上所说明的那样，以不产生势阱(参照图13(B))以及势皇(参照图14(B))这两者的方式，控制性良好地形成N—型杂质区域103、103a的向传输栅电极107侧的突出量是较为困难的。尤其是控制性较好地实现在以低电压来实施电荷传输的情况下，将势阱及势皇均避开的结构是较为困难的。
[0008]专利文献1:日本特许第3403061号公报
[0009]专利文献2:日本特许第3600430号公报
【发明内容】
[0010]本发明的几个方式涉及一种能够在实施电荷传输时对势阱及势皇这两者的产生进行抑制的固态成像元件及其制造方法。
[0011]本发明的一个方式为固态成像元件，其特征在于，包括:第一导电型的半导体层；栅极绝缘膜，其位于所述半导体层上;栅电极，其位于所述栅极绝缘膜上;第一导电型的第一杂质区域，其位于与所述栅电极的第一端部相比靠外侧的所述半导体层内；第一导电型的第二杂质区域，其至少位于与所述栅电极的第一端部相比靠内侧的所述半导体层内，且与所述第一杂质区域相接;第二导电型的第三杂质区域，其位于所述第二杂质区域的下方的所述半导体层内，且与所述第二杂质区域相接并且与所述栅极绝缘膜相接;第二导电型的第五杂质区域，其位于所述第一杂质区域及所述第三杂质区域的下方的所述半导体层内，且在俯视观察时包围所述第三杂质区域的至少一部分;第二导电型的第四杂质区域，其位于所述栅电极的第二端部的下方的所述半导体层内，从与所述栅电极的所述第一端部相比靠外侧起朝向所述栅电极的所述第二端部的下方，依次设置有所述第一杂质区域、所述第二杂质区域、所述第三杂质区域、所述半导体层，且所述第一杂质区域、所述第二杂质区域、所述半导体层的杂质浓度依次降低，并且所述第五杂质区域与所述第三杂质区域相比杂质浓度较低。
[0012]根据上述本发明的一个方式，由于第三杂质区域与栅极绝缘膜相接，因此能够对实施电荷传输时的势皇的产生进行抑制。此外，由于第二杂质区域至少位于与栅电极的第一端部相比靠内侧的半导体层内，从而能够对实施电荷传输时的势阱的产生进行抑制。
[0013]此外，本发明的一个方式为固态成像元件，其特征在于，在上述本发明的一个方式中，所述第二杂质区域位于所述第一杂质区域的下方。
[0014]此外，本发明的一个方式为固态成像元件，其特征在于，在上述本发明的一个方式中，所述第二杂质区域不位于所述栅电极的所述第一端部的外侧。
[0015]此外，本发明的一个方式为固态成像元件，其特征在于，在上述本发明的一个方式中，从与所述栅电极的所述第一端部相比靠外侧起朝向所述栅电极的所述第二端部的下方，依次设置有所述第一杂质区域、所述第二杂质区域、所述第三杂质区域、所述第五杂质区域、所述半导体层。
[0016]此外，本发明的一个方式为固态成像元件，其特征在于，在上述本发明的一个方式中，在俯视观察时，所述第三杂质区域的至少一部分与所述第五杂质区域的一部分重叠。
[0017]此外，本发明的一个方式为固态成像元件，其特征在于，在上述本发明的一个方式中，所述第五杂质区域与所述第一杂质区域及所述第三杂质区域分别相接。
[0018]此外，本发明的一个方式为固态成像元件，其特征在于，在上述本发明的一个方式中，所述半导体层为第一导电型的阱，所述第一导电型的阱位于半导体基板内。
[0019]此外，本发明的一个方式为固态成像元件，其特征在于，在上述本发明的一个方式中，所述半导体层为第一导电型的半导体基板。
[0020]本发明的一个方式为固态成像元件的制造方法，其特征在于，包括:在第一导电型的半导体层内形成第二导电型的第五杂质区域的工序；通过在所述半导体层上形成光刻胶，并以所述光刻胶作为掩膜而向第一方向注入第二导电型的杂质离子，从而在所述半导体层内，于与所述第五杂质区域相比较浅的位置处形成第二导电型的第三杂质区域的工序;通过以所述光刻胶作为掩膜而向第二方向注入第一导电型的杂质离子，从而在所述半导体层内形成第一导电型的第二杂质区域的工序;将所述光刻胶去除的工序;在所述半导体层上形成栅极绝缘膜的工序;在所述栅极绝缘膜上形成栅电极的工序;通过以所述栅电极作为掩膜，并以所述栅电极的第一端部作为第一掩膜端部而注入第一导电型杂质离子，从而在与所述栅电极的所述第一端部相比靠外侧的所述半导体层内形成第一导电型的第一杂质区域的工序;通过以所述栅电极作为掩膜，并以所述栅电极的第二端部作为第二掩膜端部而注入第二导电型的杂质离子，从而在所述栅电极的所述第二端部的下方的所述半导体层内形成第二导电型的第四杂质区域的工序，所述第二杂质区域与所述第一杂质区域相接，且至少被形成在与所述栅电极的所述第一端部相比靠内侧的所述半导体层内，从与所述栅电极的所述第一端部相比靠外侧起朝向所述栅电极的所述第二端部的下方，依次设置有所述第一杂质区域、所述第二杂质区域、所述第三杂质区域、所述半导体层，所述第五杂质区域位于所述第一杂质区域以及所述第三杂质区域的下方，且在俯视观察时包围所述第三杂质区域的至少一部分，所述第一杂质区域、所述第二杂质区域、所述半导体层的杂质浓度依次降低，并且所述第五杂质区域与所述第三杂质区域相比杂质浓度较低，所述第一方向为，相对于与所述半导体层的表面垂直的垂直方向而倾斜的方向，所述第二方向为，与所述第一方向相比接近所述垂直方向的方向。
[0021 ]根据上述本发明的一个方式，由于能够自对准地形成位于栅电极的第一端部的内侧的第三杂质区域及第二杂质区域，因此能够在不受到对准精度或尺寸偏差的影响的条件下形成与栅极绝缘膜相接的第三杂质区域。
[0022]本发明的一个方式为固态成像元件的制造方法，其特征在于，包括:在第一导电型的半导体层内形成第二导电型的第五杂质区域的工序;在所述半导体层内，于与所述第五杂质区域相比较浅的位置处形成第二导电型的第三杂质区域的工序;在所述半导体层上形成栅极绝缘膜的工序;在所述栅极绝缘膜上形成栅电极的工序;通过以所述栅电极作为掩膜，并以所述栅电极的第一端部作为第一掩膜端部而向第一方向注入第一导电型的杂质离子，从而在所述半导体层内形成第一导电型的第二杂质区域的工序;通过以所述栅电极作为掩膜，并以所述栅电极的所述第一端部作为第一掩膜端部而向第二方向注入第一导电型的杂质离子，从而在与所述栅电极的所述第一端部相比靠外侧的所述半导体层内形成第一导电型的第一杂质区域的工序;通过以所述栅电极作为掩膜，并以所述栅电极的第二端部作为第二掩膜端部而注入第二导电型的杂质离子，从而在所述栅电极的所述第二端部的下方的所述半导体层内形成第二导电型的第四杂质区域的工序;所述第二杂质区域与所述第一杂质区域相接，且至少被形成在与所述栅电极的所述第一端部相比靠内侧的所述半导体层内，从与所述栅电极的所述第一端部相比靠外侧起朝向所述栅电极的所述第二端部的下方，依次设置有所述第一杂质区域、所述第二杂质区域、所述第三杂质区域、所述半导体层，所述第五杂质区域位于所述第一杂质区域及所述第三杂质区域的下方，且在俯视观察时包围所述第三杂质区域的至少一部分，所述第一杂质区域、所述第二杂质区域、所述半导体层的杂质浓度依次降低，并且所述第五杂质区域与所述第三杂质区域相比杂质浓度较低，所述第一方向为，相对于与所述半导体层的表面垂直的垂直方向而倾斜的方向，所述第二方向为，与所述第一方向相比接近所述垂直方向的方向。
[0023]根据上述本发明的一个方式，由于能够自对准地形成位于栅电极的第一端部的内侧的第二杂质区域及第一杂质区域，因此能够在不受到对准精度或尺寸偏差的影响的条件下形成位于与栅电极的第一端部相比靠内侧的第二杂质区域。
【附图说明】
[0024]图1中的(A)为表示本发明的一个方式所涉及的固态成像元件的俯视图，(B)为(A)所示的A-A’线的剖视图，(C)为(A)所示的B-B’线的剖视图。
[0025]图2中的(A)至(C)为用于对图1(B)所示的固态成像元件的制造方法进行说明的剖视图。
[0026]图3中的(A)至(C)为用于对图1(B)所示的固态成像元件的制造方法进行说明的剖视图。
[0027]图4中的(A)至(C)为用于对图1(B)所示的固态成像元件的制造方法进行说明的剖视图。
[0028]图5中的(A)为图1(B)所示的固态成像元件的剖视图，(B)为从(A)所示的X向Y传输电荷时的开启时与关闭时的电势图。
[0029]图6中的(A)至(C)为用于对本发明的一个方式所涉及的固态成像元件的制造方法进行说明的剖视图。
[0030]图7中的(A)至(C)为用于对本发明的一个方式所涉及的固态成像元件的制造方法进行说明的剖视图。
[0031]图8中的(A)至(C)为用于对本发明的一个方式所涉及的固态成像元件的制造方法进行说明的剖视图。
[0032]图9中的(A)为表示本发明的一个方式所涉及的固态成像元件的俯视图，(B)为(A)所示的A-A’线的剖视图，(C)为(A)所示的B-B’线的剖视图。
[0033]图10中的(A)为表示本发明的一个方式所涉及的固态成像元件的俯视图，(B)为(A)所示的A-A’线的剖视图，(C)为(A)所示的B-B’线的剖视图。
[0034]图11中的(A)为表示本发明的一个方式所涉及的固态成像元件的俯视图，(B)为(A)所示的A-A’线的剖视图，(C)为(A)所示的B-B’线的剖视图。
[0035]图12中的(A)为表示本发明的一个方式所涉及的固态成像元件的俯视图，(B)为(A)所示的A-A’线的剖视图，(C)为(A)所示的B-B’线的剖视图。
[0036]图13中的(A)为表示现有的固态成像元件的剖视图，(B)为从(A)所示的X向Y传输电荷时的开启时与关闭时的电势图。
[0037]图14中的(A)为表示其他的现有的固态成像元件的剖视图，(B)为从(A)所示的X向Y传输电荷时的开启时与关闭时的电势图。
【具体实施方式】
[0038]以下，利用附图来对本发明的实施方式进行详细说明。但是，本发明并不限定于以下的说明，可在不脱离本发明的主旨及其范围的条件下对其方式以及详细内容进行各种变更，这是本领域技术人员可容易理解的。因此，本发明并不被限定解释为以下所示的实施方式的记载内容。
[0039]实施方式I
[0040]图1(A)为表示本发明的一个方式所涉及的固态成像元件的俯视图，图1(B)为图1
(A)所示的A-A’线的剖视图，图1(C)为图1(A)所示的B-B’线的剖视图。图2至图4为用于对图1(B)所示的固态成像元件的制造方法进行说明的剖视图。该固态成像元件为以低电压而被驱动的元件。
[0041 ]首先，对固态成像元件的制造方法进行说明。
[0042]如图2(A)所示，准备N型硅基板11』型硅基板11的杂质浓度例如为IX 1014atoms/cm3这一数量级。接下来，在该N型娃基板11中形成未图示的元件分离区(例如LO⑶S: LocalOxidat1n of Silicon，娃局部氧化)。在N型娃基板11的表面上，形成作为离子注入时的透过膜的热氧化膜(未图示)。
[0043]接下来，如图2(B)所示，向N型硅基板11注入硼等P型杂质离子，并通过实施热处理而使杂质离子热扩散。如此，在N型硅基板11中形成P阱(P——)12。另外，也可以通过以高能量来注入P型杂质离子从而形成P阱12。卩阱12的杂质浓度例如为I X 1015atoms/cm3左右。
[0044]之后，如图2(C)所示，通过光刻技术而在P阱(也称为第一导电型的半导体层)12上形成光刻胶43 ο该光刻胶43在成为光电二极管的区域处被开口。接下来，通过以光刻胶43作为掩膜而注入N型(第二导电型)的杂质离子，从而在P阱12内形成N——型杂质区域(也称为第二导电型的第五杂质区域)15。
[0045]上述的离子注入也可以采用如下方式，例如以1.2MeV?150KeV左右的能量而对磷进行多级(改变能量而进行多次)的注入，从而在N——型杂质区域15内形成从较深侧到较浅侧浓度变浓的杂质分布。
[0046]另外，图2(C)所示的离子注入也可以采用如下方式，S卩，通过以与图3(A)所示的工序的离子注入时的能量相比较高的能量而进行离子注入，从而使N——型杂质区域15形成为与图3(A)所示的N—型杂质区域(也称为第二导电型的第三杂质区域)15a相比较深。此外，也可以不提高图2(C)所示的离子注入时的能量，而通过图2(C)所示的离子注入后的热扩散来实施N型杂质注入(能量不被限定)，并实施热扩散，从而使N——型杂质区域15形成为与N—型杂质区域15a相比较深。此外，N——型杂质区域15与N—型杂质区域15a相比杂质浓度较低。
[0047]之后，如图3(A)所示，通过光刻技术而在P阱12上形成光刻胶13。该光刻胶13在成为光电二极管的区域处被开口。接下来，通过以该光刻胶13作为掩膜而向第一方向14注入N型(第二导电型)的杂质离子，从而在与N——型杂质区域15相比较浅的位置处的P阱12内形成N 一型杂质区域15a。第一方向14为，相对于与P阱12的表面或N型硅基板11的表面垂直的垂直方向而倾斜的方向。详细而言，向第一方向14注入是指，从光电二极管侧朝向之后将被形成栅电极的方向倾斜地注入。另外，N—型杂质区域15a以向在N——型杂质区域15之后形成的栅电极的方向突出距离42的方式而形成。
[0048]上述的离子注入例如以100?200KeV左右的能量而对磷实施注入，从而形成N 一型杂质区域15a。之后，也可以以成为I X 1015atoms/cm3?I X 1016atoms/cm3左右的浓度的方式而实施离子注入，以便形成在N—型杂质区域15a与周围的P型扩散层之间的耗尽层使光电二极管的N—型杂质区域15a耗尽。
[0049]另外，虽然在本实施方式中，在N型硅基板11中形成P阱12，并在P阱12内形成N—一型杂质区域15以及N—型杂质区域15a，但也可以通过外延生长法而在N型硅基板11上形成P型硅层，并在该P型硅层中形成N——型杂质区域15以及N—型杂质区域15a。
[0050]接下来，如图3(B)所示，以光刻胶13作为掩膜而沿第二方向16向P阱12以及N—型杂质区域15a的表面注入P型(第一导电型)的杂质离子。由此，在P阱12中形成P—型杂质区域(也称为第一导电型的第二杂质区域)17。此时，以在区域18中残留有N—型杂质区域15a的方式，向相对于与P阱12的表面或N型硅基板11的表面垂直的垂直方向的角度较小的第二方向16注入杂质离子。第二方向16为，与第一方向14相比接近所述垂直方向的方向。
[0051]之后，如图3(C)所示，将光刻胶13去除，并在剥离了所述透射膜之后，于P阱12上形成栅极绝缘膜19，并在栅极绝缘膜19上形成传输栅电极20。
[0052]接下来，如图4(A)所示，通过光刻技术而在传输栅电极20及N型硅基板11上形成光刻胶21。接着，以光刻胶21及传输栅电极20作为掩膜，并以传输栅电极20的第一端部20a作为第一掩膜端部而向光电二极管的表面注入P型的杂质离子，从而在与传输栅电极20的第一端部20a相比靠外侧的P—型杂质区域17及P阱12中形成P+型的钉扎层(也称为第一导电型的第一杂质区域)22。此时，P—型杂质区域17也可以位于钉扎层22的下方。
[0053]之后，如图4(B)所示，将光刻胶21去除，并通过光刻技术而在传输栅电极20及N型娃基板11上形成光刻胶23。接着，以光刻胶23及传输栅电极20作为掩膜，并以传输栅电极20的第二端部20b作为第二掩膜端部而注入N型的杂质离子，从而在传输栅电极20的第二端部20b的下方的P阱12内形成N+型杂质区域(也称为第二导电型的第四杂质区域)24。该N+型杂质区域24成为临时对被读取出的电荷进行存储的浮置扩散区域。上述的向N+型杂质区域24的杂质离子的注入优选为，以至少朝向传输栅电极20而倾斜的角度进行注入。
[0054]另外，虽然本实施方式中，在形成了传输栅电极20之后形成浮置扩散区域(N+区域)，但也可以在形成传输栅电极20之前形成。在该情况下，由于N+区域无法相对于传输栅电极20而自对准地形成，因此优选为，以N+区域在传输栅电极20下重叠的方式而将光刻胶开口。
[0055]接下来，如图4(C)所示，将光刻胶23去除。如此，制作出图1(B)所示的固态成像元件。之后，在包括传输栅电极20在内的整个面上形成层间绝缘膜(未图示)，并在该层间绝缘膜上形成未图示的Al合金配线等。
[0056]图1所示的固态成像元件的P+型的钉扎层22被形成在与传输栅电极20的第一端部20a相比靠外侧的P阱12内。P—型杂质区域17至少位于与传输栅电极20的第一端部20a相比靠内侧的P阱12内，且与P+型的钉扎层22相接。此外，P—型杂质区域17也被形成在P+型的钉扎层22的下方。N—型杂质区域15a位于P—型杂质区域17的下方的P阱12内，且与P—型杂质区域17相接并且与栅极绝缘膜19相接。
[0057]N——型杂质区域15位于钉扎层22以及N—型杂质区域15a的下方的P阱12内，且在俯视观察时包围N—型杂质区域15a的至少一部分。由此，能够在实施电荷传输时使电荷从N——型杂质区域15集中于N-型杂质区域15a内并进行传输，其结果为，易于实施电荷传输。此外，N+型杂质区域24被形成在传输栅电极20的第二端部20b的下方的P阱12内。
[0058]此外，图1所示的固态成像元件的P—型杂质区域17与P+型的钉扎层22相接，且至少被形成在与传输栅电极20的第一端部20a相比靠内侧的P阱12及N—型杂质区域15内。从与传输栅电极20的第一端部20a相比靠外侧起朝向传输栅电极20的第二端部20b的下方，依次设置有P+型的钉扎层22、P—型杂质区域17、N—型杂质区域15a、P阱12(参照图1(B))。此外，P+型的钉扎层22、P—型杂质区域17、P阱12的杂质浓度依次降低。此外，N——型杂质区域15与N—型杂质区域15a相比杂质浓度较低。
[0059]光电二极管(受光元件)从表面起朝向Si的较深的方向而由P+层/P—层/N—层/N——层/P——层而构成。配置有与构成受光元件的扩散层隔绝并接受电荷传输的N+型杂质区域(浮置扩散)24。光电二极管与浮置扩散之间的基板表面上隔着绝缘氧化膜而配置有传输栅电极
20 ο
[0060]N—型杂质区域15a与N——型杂质区域15被形成为在俯视观察时不一致的区域。N——型杂质区域15被形成在整个光电二极管内，与此相对，N—型杂质区域15a被布局为，处于光电二极管的一部分，且与栅极绝缘膜19相接，并且至少一部分被N——型杂质区域15包围。其中，朝向传输栅电极20的第一端部20a的下方的突出，以N—型杂质区域15a超过N——型杂质区域15的方式而形成。
[0061]图5(A)为图1(B)所示的固态成像元件的剖视图，图5(B)为从图5(A)所示的X向Y传输电荷Y时的开启时与关闭时的电势图。
[0062]根据本实施方式，如图5(A)所示，从光电二极管突出的N—型杂质区域15a的一部分与传输栅电极2 O下方的栅极绝缘膜19相接。因此，能够防止由实施电荷传输2 5时的传输障碍而引起的传输不良(参照图5(B))。由此，能够以低电压而稳定地形成传输沟道。
[0063]此外，由于具有与栅极绝缘膜19相接的P—型杂质区域17的扩散层，从而能够可靠地消除在传输沟道旁边出现的势阱，因此也能够防止由势阱而产生的传输不良(参照图5
(B))0
[0064]此外，在本实施方式中，分别制作N——型杂质区域15和N—型杂质区域15a。由此，在形成例如短边超过ΙΟμπι这样的较宽的光电二极管时，能够形成在对光电二极管进行俯视观察时从距离传输栅电极20较远的位置朝向传输栅电极20的水平方向的电势分布。其结果为，易于防止电荷传输剩余并实现传输高速化。
[0065]此外，在本实施方式中，如图3(A)、图3(B)所示，从光电二极管突出的N—型杂质区域15a与一部分被该N—型杂质区域15a包围的P—型杂质区域17能够自对准地形成。因此，能够在不受到对准精度或尺寸偏差的影响的条件下形成图3(B)所示的区域18内的N—型杂质区域15a的传输沟道。因此，能够在实施电荷传输时对势阱及势皇这两者的产生进行抑制。
[0066]另外，虽然在本实施方式中制作了被传输的电荷为电子的固态成像元件，但也能够通过设为相反极性而制作被传输的电荷为空穴的固态成像元件。
[0067]实施方式2
[0068]图6至图8为用于对本发明的一个方式所涉及的固态成像元件的制造方法进行说明的剖视图，并且对与图1至图4相同的部分标注相同的符号。该固态成像元件具有与图1所示的固态成像元件相同的结构。
[0069]首先对固态成像元件的制造方法进行说明。
[0070]由于图6(A)至图6(C)所示的工序与实施方式I的图2(A)至图2(C)所示的工序相同，因此省略其说明。
[0071]之后，如图7(A)所示，通过光刻技术而在P阱12上形成光刻胶44。该光刻胶44在成为光电二极管的区域处被开口。接着，通过以该光刻胶44作为掩膜而注入N型(第二导电型)的杂质离子，从而在与N——型杂质区域(也称为第二导电型的第五杂质区域)15相比较浅的位置处的P阱12内形成N—型杂质区域(也称为第二导电型的第三杂质区域)15a。另外，N—型杂质区域15a以向在N——型杂质区域15之后形成的栅电极的方向突出距离42的方式而形成。
[0072]之后，如图7(B)所示，将光刻胶44去除，并在剥离了透过膜之后，于P阱12上形成栅极绝缘膜19，并在栅极绝缘膜19上形成传输栅电极20。
[0073]接下来，如图7(C)所示，通过光刻技术而在传输栅电极20、P阱12以及N型硅基板11上形成光刻胶13。该光刻胶13在成为光电二极管的区域处被开口。接着，以光刻胶13及传输栅电极20作为掩膜，并以传输栅电极20的第一端部20a作为第一掩膜端部而沿第一方向14向P阱12、N—型杂质区域15a以及N——型杂质区域15的表面注入P型(第一导电型)的杂质离子。由此，在至少位于与传输栅电极20的第一端部20a相比靠内侧的P阱12内形成P—型杂质区域(也称为第一导电型的第二杂质区域)17。第一方向14为，相对于与P阱12的表面或N型硅基板11的表面垂直的垂直方向而倾斜的方向。详细而言，向第一方向14进行注入是指，从光电二极管侧朝向传输栅电极20的方向倾斜地注入。
[0074]接下来，如图8(A)所示，以光刻胶13及传输栅电极20作为掩膜，并以传输栅电极20的第一端部20a作为第一掩膜端部而沿第二方向16向P阱12、P—型杂质区域17以及N——型杂质区域15的表面注入P型(第一导电型)的杂质离子。由此，在与传输栅电极20的第一端部20a相比靠外侧的P—型杂质区域17以及P阱12内形成P+型的钉扎层(也称为第一导电型的第一杂质区域)22。此时，P—型杂质区域17也可以位于钉扎层22的下方。
[0075]之后，如图8(B)所示，将光刻胶13去除，并通过光刻技术而在传输栅电极20及N型硅基板11上形成光刻胶23。接着，通过以光刻胶23及传输栅电极20作为掩膜，并以传输栅电极20的第二端部20b作为第二掩膜端部而注入N型的杂质离子，从而在传输栅电极20的第二端部20b的下方的P阱12内形成N+型杂质区域(也称为第二导电型的第四杂质区域)24。该N+型杂质区域24成为临时对被读取出的电荷进行存储的浮置扩散区域。上述的向N+型杂质区域24的杂质离子的注入优选为，以至少朝向传输栅电极20而倾斜的角度进行注入。
[0076]接下来，如图8(C)所示，将光刻胶23去除。如此，制作出图1(B)所示的固态成像元件。之后，在包括传输栅电极20在内的整个面上形成层间绝缘膜(未图示)，并在该层间绝缘膜上形成未图示的Al合金配线等。
[0077]在本实施方式的固态成像元件中也能够获得与实施方式I相同的效果。
[0078]此外，在本实施方式中，如图7(C)、图8(A)所示，向传输栅电极20的第一端部20a的内侧突出的P—型杂质区域17与一部分被该P—型杂质区域17包围的P+型的钉扎层22能够自对准地形成。因此，能够在不受对准精度或尺寸偏差的影响的条件下形成图8(A)所示的位于传输栅电极20的第一端部20a的内侧的P—型杂质区域17。
[0079]实施方式3
[0080]图9(A)为表示本发明的一个方式所涉及的固态成像元件的俯视图，图9(B)为图9(A)所示的A-A’线的剖视图，图9(C)为图9(A)所示的B-B’线的剖视图。在图9中，对与图1相同的部分标注相同的符号，并仅对不同的部分进行说明。
[0081]在图1所示的固态成像元件中，以与N——型杂质区域15相比向N+型杂质区域24的方向突出距离42的方式而形成N—型杂质区域15a。与此相对，在图9(B)所示的固态成像元件中，以与N—型杂质区域15a相比向N+型杂质区域24的方向突出距离45的方式而形成N——型杂质区域15b。
[0082]在本实施方式中也能够获得与实施方式I相同的效果。
[0083]实施方式4
[0084]图10(A)为表示本发明的一个方式所涉及的固态成像元件的俯视图，图10(B)为图10(A)所示的A-A’线的剖视图，图10(C)为图10(A)所示的B-B’线的剖视图。在图10中，对与图1相同的部分标注相同的符号，并仅对不同的部分进行说明。
[0085]在图1所示的固态成像元件中，在N型硅基板11中形成P阱12，并在该P阱12中形成N——型杂质区域15。与此相对，在图10所示的固态成像元件中，可以在P型硅基板Ila中形成N—一型杂质区域(也称为第二导电型的第五杂质区域)15。
[0086]在本实施方式中也能够获得与实施方式I相同的效果。
[0087]实施方式5
[0088]图1l(A)为表示本发明的一个方式所涉及的固态成像元件的俯视图，图1l(B)为图1l(A)所示的A-A’线的剖视图，图1l(C)为图1l(A)所示的B-B’线的剖视图。在图11中，对与图1相同的部分标注相同的符号，并仅对不同的部分进行说明。
[0089]在图1所示的固态成像元件中，于N型硅基板11中形成P阱12，与此相对，在图11所示的固态成像元件中，于P型硅基板Ila中形成P阱12。
[0090]在本实施方式中也能够获得与实施方式I相同的效果。
[0091]实施方式6
[0092]图12(A)为表示本发明的一个方式所涉及的固态成像元件的俯视图，图12(B)为图12(A)所示的A-A’线的剖视图，图12(C)为图12(A)所示的B-B’线的剖视图。在图12中，对与图1相同的部分标注相同的符号，并仅对不同的部分进行说明。
[0093]在图1所示的固态成像元件中，在P+型的钉扎层22的下方也形成P—型杂质区域17，与此相对，在图12所示的固态成像元件中，如区域38所示，仅在栅电极20的下方形成P—型杂质区域(也称为第一导电型的第二杂质区域)17a。换言之，P—型杂质区域17a不位于栅电极20的第一端部20a的外侧。
[0094]在本实施方式中也能够获得与实施方式I相同的效果。
[0095]另外，在本发明中，当提到在特定的A(以下，称为“A”)之上(或下)形成特定的B (以下，称为“B”)(B被形成)时，并不限定于在A之上(或下)直接形成B(B被形成)的情况。也包括在不妨碍本发明的作用效果的范围内，在A之上(或下)隔着其他部件而形成B(B被形成)的情况。
[0096]此外，由上(或下)表现的结构未必被限定于一个方向，例如当提到在A之上(或下)形成B(B被形成)时，在以上下翻转的方式来使用半导体装置时，也包括在A之下(或上)形成B(B被形成)的情况。
[0097]此外，上述的实施方式I至实施方式6也可以通过适当地组合来实施。
[0098]符号说明
[0099]11...Ν型硅基板；lla‘"P型硅基板；12...Ρ阱(P——，也称为第一导电型的半导体层)；13…光刻胶；14…第一方向；15...N——型杂质区域(也称为第二导电型的第五杂质区域)；15a…N—型杂质区域(也称为第二导电型的第三杂质区域)；15b-_N——型杂质区域(也称为第二导电型的第五杂质区域);16…第二方向；17、17a…P—型杂质区域(也称为第一导电型的第二杂质区域)；18…区域；19...栅极绝缘膜;20...传输栅电极;20a...栅电极的第一端部；20b…栅电极的第二端部；21...光刻胶;22...Ρ+型的钉扎层(也称为第一导电型的第一杂质区域)；23…光刻胶；24...Ν+型杂质区域(浮置扩散区域，也称为第二导电型的第四杂质区域);25…电荷传输;38...区域;42...距尚;43、44…光刻胶;45...距尚。
【主权项】
1.一种固态成像元件，其特征在于，包括: 第一导电型的半导体层； 栅极绝缘膜，其位于所述半导体层上； 栅电极，其位于所述栅极绝缘膜上； 第一导电型的第一杂质区域，其位于与所述栅电极的第一端部相比靠外侧的所述半导体层内； 第一导电型的第二杂质区域，其至少位于与所述栅电极的第一端部相比靠内侧的所述半导体层内，且与所述第一杂质区域相接； 第二导电型的第三杂质区域，其位于所述第二杂质区域的下方的所述半导体层内，且与所述第二杂质区域相接并且与所述栅极绝缘膜相接； 第二导电型的第五杂质区域，其位于所述第一杂质区域及所述第三杂质区域的下方的所述半导体层内，且在俯视观察时包围所述第三杂质区域的至少一部分； 第二导电型的第四杂质区域，其位于所述栅电极的第二端部的下方的所述半导体层内， 从与所述栅电极的所述第一端部相比靠外侧起朝向所述栅电极的所述第二端部的下方，依次设置有所述第一杂质区域、所述第二杂质区域、所述第三杂质区域、所述半导体层，且所述第一杂质区域、所述第二杂质区域、所述半导体层的杂质浓度依次降低，并且所述第五杂质区域与所述第三杂质区域相比杂质浓度较低。2.如权利要求1所述的固态成像元件，其特征在于， 所述第二杂质区域位于所述第一杂质区域的下方。3.如权利要求1所述的固态成像元件，其特征在于， 所述第二杂质区域不位于所述栅电极的所述第一端部的外侧。4.如权利要求1所述的固态成像元件，其特征在于， 从与所述栅电极的所述第一端部相比靠外侧起朝向所述栅电极的所述第二端部的下方，依次设置有所述第一杂质区域、所述第二杂质区域、所述第三杂质区域、所述第五杂质区域、所述半导体层。5.如权利要求1至4中任一项所述的固态成像元件，其特征在于， 在俯视观察时，所述第三杂质区域的至少一部分与所述第五杂质区域的一部分重叠。6.如权利要求1至5中任一项所述的固态成像元件，其特征在于， 所述第五杂质区域与所述第一杂质区域及所述第三杂质区域分别相接。7.如权利要求1至6中任一项所述的固态成像元件，其特征在于， 所述半导体层为第一导电型的阱， 所述第一导电型的阱位于半导体基板内。8.如权利要求1至7中任一项所述的固态成像元件，其特征在于， 所述半导体层为第一导电型的半导体基板。9.一种固态成像元件的制造方法，其特征在于，包括: 在第一导电型的半导体层内形成第二导电型的第五杂质区域的工序； 通过在所述半导体层上形成光刻胶，并以所述光刻胶作为掩膜而向第一方向注入第二导电型的杂质离子，从而在所述半导体层内，于与所述第五杂质区域相比较浅的位置处形成第二导电型的第三杂质区域的工序； 通过以所述光刻胶作为掩膜而向第二方向注入第一导电型的杂质离子，从而在所述半导体层内形成第一导电型的第二杂质区域的工序； 将所述光刻胶去除的工序； 在所述半导体层上形成栅极绝缘膜的工序； 在所述栅极绝缘膜上形成栅电极的工序； 通过以所述栅电极作为掩膜，并以所述栅电极的第一端部作为第一掩膜端部而注入第一导电型的杂质离子，从而在与所述栅电极的所述第一端部相比靠外侧的所述半导体层内形成第一导电型的第一杂质区域的工序； 通过以所述栅电极作为掩膜，并以所述栅电极的第二端部作为第二掩膜端部而注入第二导电型的杂质离子，从而在所述栅电极的所述第二端部的下方的所述半导体层内形成第二导电型的第四杂质区域的工序， 所述第二杂质区域与所述第一杂质区域相接，且至少被形成在与所述栅电极的所述第一端部相比靠内侧的所述半导体层内， 从与所述栅电极的所述第一端部相比靠外侧起朝向所述栅电极的所述第二端部的下方，依次设置有所述第一杂质区域、所述第二杂质区域、所述第三杂质区域、所述半导体层，所述第五杂质区域位于所述第一杂质区域以及所述第三杂质区域的下方，且在俯视观察时包围所述第三杂质区域的至少一部分， 所述第一杂质区域、所述第二杂质区域、所述半导体层的杂质浓度依次降低，并且所述第五杂质区域与所述第三杂质区域相比杂质浓度较低， 所述第一方向为，相对于与所述半导体层的表面垂直的垂直方向而倾斜的方向， 所述第二方向为，与所述第一方向相比接近所述垂直方向的方向。10.一种固态成像元件的制造方法，其特征在于，包括: 在第一导电型的半导体层内形成第二导电型的第五杂质区域的工序； 在所述半导体层内，于与所述第五杂质区域相比较浅的位置处形成第二导电型的第三杂质区域的工序； 在所述半导体层上形成栅极绝缘膜的工序； 在所述栅极绝缘膜上形成栅电极的工序； 通过以所述栅电极作为掩膜，并以所述栅电极的第一端部作为第一掩膜端部而向第一方向注入第一导电型的杂质离子，从而在所述半导体层内形成第一导电型的第二杂质区域的工序； 通过以所述栅电极作为掩膜，并以所述栅电极的所述第一端部作为第一掩膜端部而向第二方向注入第一导电型的杂质离子，从而在与所述栅电极的所述第一端部相比靠外侧的所述半导体层内形成第一导电型的第一杂质区域的工序； 通过以所述栅电极作为掩膜，并以所述栅电极的第二端部作为第二掩膜端部而注入第二导电型的杂质离子，从而在所述栅电极的所述第二端部的下方的所述半导体层内形成第二导电型的第四杂质区域的工序， 所述第二杂质区域与所述第一杂质区域相接，且至少被形成在与所述栅电极的所述第一端部相比靠内侧的所述半导体层内， 从与所述栅电极的所述第一端部相比靠外侧起朝向所述栅电极的所述第二端部的下方，依次设置有所述第一杂质区域、所述第二杂质区域、所述第三杂质区域、所述半导体层，所述第五杂质区域位于所述第一杂质区域及所述第三杂质区域的下方，且在俯视观察时包围所述第三杂质区域的至少一部分， 所述第一杂质区域、所述第二杂质区域、所述半导体层的杂质浓度依次降低，并且所述第五杂质区域与所述第三杂质区域相比杂质浓度较低， 所述第一方向为，相对于与所述半导体层的表面垂直的垂直方向而倾斜的方向， 所述第二方向为，与所述第一方向相比接近所述垂直方向的方向。
【文档编号】H01L27/146GK105990388SQ201610150684
【公开日】2016年10月5日
【申请日】2016年3月16日
【发明人】桑沢和伸, 中村纪元, 関泽充生, 远藤刚廣
【申请人】精工爱普生株式会社