存储元件及其制造方法

存储元件及其制造方法
【专利摘要】本发明公开了一种存储元件及其制造方法。存储元件包括基底、多个半导体条状结构、第一掺杂区、多个第二掺杂区、多个第一接触窗以及多个第二接触窗。每一半导体条状结构沿着第一方向延伸。第一掺杂区包括多个第一部分与第二部分。每一第一部分位于所对应的半导体条状结构的下部。第二部分位于基底的表面，第一部分与第二部分相连接。每一第二掺杂区位于所对应的半导体条状结构的上部。每一第一接触窗电性连接第一掺杂区的第二部分。每一第二接触窗电性连接所对应的第二掺杂区。
【专利说明】
存储元件及其制造方法
技术领域
[0001] 本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种共同源极的 存储元件及其制造方法。
【背景技术】
[0002] 非易失性存储器（non-volatile memory)可进行多次数据的存入、读取、擦除等操 作，且即使电源供应中断，所储存的数据也不会消失。因此，非易失性存储器已成为许多电 子产品中必须具备的存储元件，以维持电器产品开机时的正常操作。
[0003] 然而，随着半导体元件的尺寸日益缩减，传统水平式存储元件（horizontal memory device)的短通道效应（short channel effect)将会变得愈来愈严重。此现象将 导致存储元件中第二位效应（2nd bit effect)以及编程干扰（program disturbance)的恶 化。因此，为了避免上述现象的发生，近年来开始发展出垂直式存储元件（vertical memory device)，使得尺寸缩小的同时，仍可维持相同的通道长度，以避免短通道效应以及改善第 二位效应与编程干扰。
[0004] 在垂直式存储元件中，当元件结构往上叠层的同时，各元件之间的相对关系以及 叠层结构的架构也变得复杂。因此，如何简化垂直式存储元件之间的相对关系以及叠层结 构的架构，并维持原有的操作效能，为当前所需研究的课题。

【发明内容】

[0005] 本发明提供一种存储元件及其制造方法，可简化垂直式存储元件之间的相对关系 以及叠层结构的架构，维持原有的操作效能，并与现有工艺兼容。
[0006] 本发明提供一种存储元件，其包括基底、多个半导体条状结构、第一掺杂区、多个 第二掺杂区、多个字线、电荷储存层、多个第一接触窗、多个第二接触窗、第一导线以及多个 第二导线。上述基底包括多个第一区块与多个第二区块。第一区块与第二区块相互交替。 每一第一区块包括两个第一区与一个第二区，且第二区位于上述两个第一区之间。上述多 个半导体条状结构位于基底上。每一半导体条状结构沿着第一方向延伸。上述第一掺杂区 包括多个第一部分与第二部分。每一第一部分位于所对应的半导体条状结构的下部。第二 部分位于基底的表面，且第一部分与第二部分相连接。每一第二掺杂区位于所对应的半导 体条状结构的上部。上述多个字线位于每一第一区的基底上。每一字线沿着第二方向延伸， 覆盖各半导体条状结构的部分侧壁与部分顶部。第一方向与第二方向不同。上述电荷储存 层位于半导体条状结构与字线之间。上述多个第一接触窗位于第二区块以及第二区中，且 沿着第一方向排列。每一第一接触窗电性连接第一掺杂区的第二部分。上述多个第二接触 窗至少位于第二区中。每一第二接触窗电性连接所对应的第二掺杂区。上述第一导线位于 基底上并沿着第一方向延伸，且与第一接触窗电性连接。上述多个第二导线位于基底上。每 一第二导线沿着第一方向延伸，且与所对应的半导体条状结构上的第二接触窗电性连接。
[0007] 在本发明的一实施例中，上述每一半导体条状结构具有基体区。基体区位于半导 体条状结构中的第二掺杂区与第一掺杂区的第一部分之间。并且，在上述第二区块中，更包 括上述第二接触窗。
[0008] 在本发明的一实施例中，在上述第二区块中具有沟道，上述沟道沿着第二方向延 伸。并且，上述每一半导体条状结构具有基体区。在第一区块中，基体区位于第二掺杂区与 第一掺杂区的第一部分之间。在第二区块中，基体区位于第一掺杂区的第一部分上，且上述 沟道裸露出上述基体区。
[0009] 在本发明的一实施例中，更包括多个第三接触窗以及第三导线。上述第三接触窗 位于第二区块中，沿着第二方向延伸，且电性连接上述沟道所裸露的上述基体区。上述第三 导线位于基底上，沿着第一方向延伸，且与第三接触窗电性连接。
[0010] 在本发明的一实施例中，更包括多个局部导线，位于第三接触窗两侧的第一区块 中。每一局部导线沿着第一方向延伸，且与所对应的半导体条状结构上的第二接触窗电性 连接。并且，每一第二导线位于所对应的半导体条状结构上的局部导线上方且跨过第三接 触窗，经由多个第四接触窗与所对应的局部导线电性连接。
[0011] 本发明提供一种存储元件的制造方法，其包括以下步骤。提供基底，上述基底包括 多个第一区块与多个第二区块。第一区块与第二区块相互交替。每一第一区块包括两个第 一区与一个第二区，且第二区位于上述两个第一区之间。于基底上形成多个半导体条状结 构，其中每一半导体条状结构沿着第一方向延伸。形成第一掺杂区，第一掺杂区包括多个第 一部分与第二部分。每一第一部分位于所对应的半导体条状结构的下部。第二部分位于基 底的表面，且第一部分与第二部分相连接。于每一半导体条状结构的上部形成多个第二掺 杂区。于每一第一区的基底上形成多个字线。每一字线沿着第二方向延伸，覆盖各半导体 条状结构的部分侧壁与部分顶部，第一方向与第二方向不同。于半导体条状结构与字线之 间形成电荷储存层。于第二区块以及第二区中形成多个第一接触窗，沿着第一方向排列，每 一第一接触窗电性连接第一掺杂区的第二部分。至少于第二区中形成多个第二接触窗。每 一第二接触窗电性连接所对应的第二掺杂区。于基底上形成第一导线。第一导线沿着第一 方向延伸，且与第一接触窗电性连接。于基底上形成多个第二导线。每一第二导线沿着第 一方向延伸，且与所对应的半导体条状结构上的第二接触窗电性连接。
[0012] 在本发明的一实施例中，其中形成上述半导体条状结构、上述第一掺杂区与上述 第二掺杂区的方法包括以下步骤。图案化部分基底，以形成半导体条状结构。进行离子注 入工艺，以将掺质注入于每一半导体条状结构的上部以及基底的表面。进行热回火工艺，以 使上述掺质形成第一掺杂区与第二掺杂区。
[0013] 在本发明的一实施例中，更包括：移除在上述第二区块中的部分半导体条状结构， 以形成沟道。上述沟道沿着第二方向延伸，裸露出所对应的半导体条状结构的基体区。
[0014] 在本发明的一实施例中，更包括以下步骤。于上述第二区块中形成第三接触窗，上 述第三接触窗沿着第二方向延伸，且电性连接上述沟道所裸露的基体区。于基底上形成第 三导线，上述第三导线沿着第一方向延伸，且与第三接触窗电性连接。
[0015] 在本发明的一实施例中，更包括以下步骤。于上述第三接触窗两侧的第一区块中 形成多个局部导线。每一局部导线沿着第一方向延伸，且与所对应的半导体条状结构上的 第二接触窗电性连接。并且，每一第二导线位于所对应的半导体条状结构上的局部导线上 方且跨过第三接触窗，经由多个第四接触窗与所对应的局部导线电性连接。
[0016] 本发明提供一种存储阵列，包括上述存储元件。上述存储阵列包括多个存储单元、 多条位线、多条共同源极线以及源极线。上述存储单元排列成多行与多列的阵列，且包括做 为源极的第一掺杂区以及做为漏极的第二掺杂区。每一位线耦接至同一行的存储单元的第 二掺杂区。每一共同源极线耦接至同一列的存储单元的第一掺杂区。上述源极线耦接至共 同源极线，并与存储单元的第一掺杂区电性连接。每一字线耦接至同一列的存储单元的栅 极。
[0017] 在本发明的一实施例中，上述存储阵列更包括基体线。上述基体线耦接至存储单 元的基体区。
[0018] 本发明提供一种存储阵列的操作方法，其包括以下步骤。选择至少一存储单元。施 加第一电压至所选的存储单元所对应的一字线。施加第二电压至所选的存储单元所对应的 一位线。施加第三电压至存储阵列的源极线。
[0019] 在本发明的一实施例中，上述存储阵列的操作方法更包括以下步骤。施加第四电 压至所选的存储单元所对应存储阵列的基体线。
[0020] 基于上述，本发明提供的第一掺杂区的第一部分与第二部分相连接，故每一半导 体条状结构中的第一掺杂区可彼此相连接。并且，由于第一接触窗电性连接第一掺杂区的 第二部分，故第一接触窗电性连接每一半导体条状结构中的第一掺杂区。如此一来，可大幅 简化垂直式存储元件之间的相对关系以及叠层结构的架构，维持原有的操作效能，并与现 有工艺兼容。
[0021] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式 作详细说明如下。
【附图说明】
[0022] 图1A至图1D为依照本发明的第一实施例所绘示的存储元件的制造方法的上视示 意图。
[0023] 图2A至图2D分别为沿图1A至图1D的A-A'线的剖面示意图。
[0024] 图3A至图3D分别为沿图1A至图1D的B-B'线的剖面示意图。
[0025] 图4A至图4D分别为沿图1A至图1D的C-C'线的剖面示意图。
[0026] 图5A至图?分别为沿图1A至图1D的D-D'线的剖面示意图。
[0027] 图6A至图6E为依照本发明的第二实施例所绘示的存储元件的制造流程的上视示 意图。
[0028] 图7A至图7E分别为沿图6A至图6E的A-A'线的剖面示意图。
[0029] 图8A至图8E分别为沿图6A至图6E的B-B'线的剖面示意图。
[0030] 图9A至图9E分别为沿图6A至图6E的C-C'线的剖面示意图。
[0031] 图10A至图10E分别为沿图6A至图6E的E-E'线的剖面示意图。
[0032] 图11A为依照本发明的第一实施例所绘示的存储阵列结构的示意图。
[0033] 图11B为依照本发明的第二实施例所绘示的存储阵列结构的示意图。
[0034] 图12A至图12B为依照本发明的一实施例所绘示的逆向读取（RR)操作的存储元 件的示意图。
[0035] 图13A至图13B为依照本发明的一实施例所绘示的通道热电子注入（CHEI)操作 的存储元件的示意图。
[0036] 图14A至图14B为依照本发明的一实施例所绘示的能带对能带遂穿引起的热电洞 注入（BTBT HH)操作的存储元件的示意图。
[0037] 图15A至图15B为依照本发明的一实施例所绘示的FN电洞注入操作的存储元件 的示意图。
[0038] 图16A至图16B为依照本发明的一实施例所绘示的FN电子注入操作的存储元件 的示意图。
[0039] 【符号说明】
[0040] 10 :基底
[0041] 12、16:掺杂区
[0042] 12a、12b:部分
[0043] 12c :掺杂层
[0044] 14 :基体区
[0045] 14c :基体层
[0046] 16c :掺杂层
[0047] 18 :电荷储存层
[0048] 20、20a :半导体条状结构
[0049] 22 :字线
[0050] 24:间隙壁
[0051] 26、30、32:介电层
[0052] 28 :衬层
[0053] 42、44、46、61a、61b、61c :接触窗
[0054] 42a、44a、46a、60a、60b、60c :接触窗开口
[0055] 52、56、72a、72b、74a、74b、76 :导线
[0056] 54 :局部导线
[0057] 100、200:存储元件
[0058] 30U302 :存储单元串
[0059] B1、B2:区块
[0060] BdL :基体线
[0061] BdLT :基体线晶体管
[0062] BLfBLn:位线
[0063] BLI\~BLT n:位线晶体管
[0064] D1、D2:方向
[0065] GBLpGBLv*局位线
[0066] Ml、M2:存储单元
[0067] R1、R2:区
[0068] S1、S2:顶面
[0069] SL :源极线
[0070] SLT :源极线晶体管
[0071] T :沟道
[0072] VpVpVpVpVdVb:电压
[0073] WLfWI^:字线
【具体实施方式】
[0074] 图1A至图1D为依照本发明的第一实施例所绘示的存储元件的制造方法的上视示 意图。图2A至图2D分别为沿图1A至图1D的A-A'线的剖面示意图。图3A至图3D分别 为沿图1A至图1D的B-B'线的剖面示意图。图4A至图4D分别为沿图1A至图1D的C-C' 线的剖面示意图。图5A至图f5D分别为沿图1A至图1D的D-D'线的剖面示意图。
[0075] 请同时参照图1A、图2A、图3A、图4A以及图5A，提供基底10。基底10包括多个第 一区块B1与多个第二区块B2。第一区块B1与第二区块B2相互交替。每一第一区块B1包 括两个第一区R1与一个第二区R2。第二区R2位于上述两个第一区R1之间。基底10例如 是半导体基底、半导体化合物基底或绝缘体上娃（silicon on insulator，SOI)基底。基底 10可包括离子注入区域，例如具有P型或N型离子注入所形成的源极/漏极区域。基底10 可包括单层结构或多层结构。基底10例如是包括浅沟道隔离（shallow trench isolation， STI)。在一实施例中，基底10例如是硅基底或经掺杂的多晶硅。
[0076] 接着，请同时参照图1A、图2A、图3A、图4A以及图5A，在基底10上形成多个半导 体条状结构20,并在半导体条状结构20中形成掺杂区12、基体区14以及掺杂区16。每一 半导体条状结构20沿着第一方向D1延伸。掺杂区16位于每一半导体条状结构20的上 部。掺杂区12包括多个第一部分12a与第二部分12b。每一第一部分12a位于所对应的半 导体条状结构20的下部。第二部分12b位于基底10的表面，且第一部分12a与第二部分 12b相连接。基体区14位于掺杂区16与掺杂区12的第一部分12a之间。
[0077] 掺杂区12/基体区14/掺杂区16例如是做为源极/基体/漏极。掺杂区12与掺 杂区16可为第一导电型；基体区14可为第二导电型。掺杂区12/基体区14/掺杂区16例 如是N+/P/N+掺杂区或P+/N/P+掺杂区。并且，掺杂区12与掺杂区16的掺杂浓度可相同 或不相同；基体区14可经掺杂或未经掺杂。在一实施例中，基体区14的掺杂浓度例如是小 于掺杂区12与掺杂区16的掺杂浓度。在另一实施例中，基体区14的厚度例如是大于掺杂 区12与掺杂区16的厚度。基体区14的厚度例如是30-500纳米。掺杂区12与掺杂区16 的厚度例如是20-200纳米。
[0078] 值得注意的是，由于掺杂区12包括第一部分12a与第二部分12b，且第一部分12a 与第二部分12b相连接。因此，每一半导体条状结构20中的掺杂区12的第一部分12a可 通过第二部分12b而彼此相连。在一实施例中，当掺杂区12例如是做为源极时，每一半导 体条状结构20中的源极可彼此电性连接。
[0079] 在本发明的一实施例中，形成半导体条状结构20、掺杂区12以及掺杂区16的方法 例如是图案化部分基底10,以形成半导体条状结构20。图案化的方法例如是对基底10进 行光刻以及刻蚀工艺。然后，将掺质注入半导体条状结构20以及基底10中。将掺质注入 的方法例如是对基底10进行离子注入工艺，以将掺质注入于每一半导体条状结构20的上 部以及基底10的表面。之后，对经掺杂的半导体条状结构20与基底10进行热回火工艺， 以使上述掺质扩散形成掺杂区12与掺杂区16。
[0080] 请继续参照图1A、图2A、图3A、图4A以及图5A，于基底10上形成电荷储存层18。 电荷储存层18沿着半导体条状结构20的顶面与侧面共形地形成。由于电荷储存层18位于 半导体条状结构20的顶面与侧面，因此，电荷储存层18不仅具有电荷储存功用，亦具有将 掺杂区12、掺杂区16与后续工艺中形成的字线22(如图5A所示）电性隔离的作用。在一 实施例中，电荷储存层18例如是由氧化层/氮化层/氧化层（0xide-Nitride-0xide，0N0) 所构成的复合层，此复合层可为三层或更多层。电荷储存层18的形成方法例如是化学气相 沉积法或热氧化法等。
[0081] 然后，在电荷储存层18上形成字线材料层（未绘示），字线材料层沿着电荷储存层 18的顶面与侧面。字线的材料例如是N+掺杂多晶娃、P+掺杂多晶硅、金属材料或其组合。 接着，图案化字线材料层，以在每一第一区R1的基底10上形成多个字线22 (例如是做为控 制栅极）。每一字线22沿着第二方向D2延伸，覆盖基底10的第一区R1中各电荷储存层 18的部分侧壁与部分顶部。也就是说，上述电荷储存层18位于半导体条状结构20与字线 22之间。上述第一方向D1与第二方向D2不同。在一示范实施例中，上述第一方向D1与第 二方向D2实质上垂直。
[0082] 请同时参照图1B、图2B、图3B、图4B以及图5B，在每一字线22以及每一半导体 条状结构20的侧面分别形成间隙壁24。具体而言，在基底10上共形地形成间隙壁材料层 (未绘示），以覆盖半导体条状结构20。间隙壁材料层的材料例如是氧化硅、氮化硅或其组 合，其可利用化学气相沉积法来形成。然后，进行非等向性刻蚀工艺，移除部分间隙壁材料 层与部分电荷储存层18,以在每一字线22以及每一半导体条状结构20的侧面分别形成间 隙壁24。在一实施例中，间隙壁24暴露每一半导体条状结构20上的电荷储存层18的顶 面S1 (如图4B所示）。在另一实施例中，为了确保电荷储存层18的顶面S1上的间隙壁材 料层完全移除，在刻蚀过程中会采取过刻蚀（over etching)的方式，移除部分电荷储存层 18。因此，所形成的间隙壁24暴露出半导体层16的顶面S2 (如图2B所示）。
[0083] 请同时参照图1C、图2C、图3C、图4C以及图5C，于基底10上形成介电层26。然 后，利用光刻与刻蚀工艺，移除部分介电层26以及部分电荷储存层18,以于基底10的第二 区块B2和第二区R2中形成多个第一接触窗开口 42a ;并至少于第二区R2中形成多个第二 接触窗开口 44a。每一第一接触窗开口 42a裸露出掺杂区12的第二部分12b。每一第二接 触窗开口 44a裸露出半导体条状结构20的掺杂区16。
[0084] 之后，于第一接触窗开口 42a与第二接触窗开口 44a中分别形成第一接触窗42与 第二接触窗44。第一接触窗42分别位于第二区块B2以及第二区R2中，并沿着第一方向D1 排列；第二接触窗44至少位于第二区R2中。在一例示实施例中，第一接触窗42位于部分 基底10上的最外侧的半导体条状结构20的一侧的第二区块B2以及第二区R2中。第二接 触窗44位于第二区R2以及第二区块B2中。每一第一接触窗42电性连接掺杂区12的第 二部分12b。每一第二接触窗44电性连接所对应的半导体条状结构20的掺杂区16。第一 接触窗42与第二接触窗44的形成方法例如是先在基底10上形成导体材料层。导体材料 层例如是铝、铜或其合金。导体材料层的形成方法可以是物理气相沉积法，例如是溅射法。 之后，再以化学机械研磨法或是回刻蚀法移除第一接触窗开口 42a与第二接触窗开口 44a 以外的导体材料层。
[0085] 请同时参照图1D、图2D、图3D、图4D以及图在基底10上形成导体材料层（未 绘示）。然后，利用光刻与刻蚀工艺，图案化导体材料层，以形成第一导线72a与多个第二导 线74a。第一导线72a沿着第一方向D1延伸，且与第一接触窗42电性连接。第二导线74a 沿着第一方向D1延伸，且与所对应的半导体条状结构20上的第二接触窗44电性连接。第 一导线72a例如是做为源极线；第二导线74a例如是做为位线。导体材料层的材料例如是 掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法来形成。
[0086] 请参照图1D至在本发明的第一实施例中，存储元件100包括基底10、多个半 导体条状结构20、掺杂区12、多个基体区14、多个掺杂区16、多个字线22、电荷储存层18、 多个第一接触窗42、多个第二接触窗44、第一导线72a以及多个第二导线74a。掺杂区12 包括多个第一部分12a与第二部分12b，且第一部分12a与第二部分12b相连接。并且，掺 杂区12的第二部分12b可通过第一接触窗42与第一导线72a电性连接。掺杂区16则通 过第二接触窗44与第二导线74 a电性连接。
[0087] 值得一提的是，由于掺杂区12的第一部分12a与第二部分12b相连接，故每一半 导体条状结构20中的掺杂区12的第一部分12a可彼此相连接。也就是说，当掺杂区12例 如是做为存储元件的源极时，每一半导体条状结构20中的源极可彼此相连接。并且，由于 第一接触窗42电性连接掺杂区12的第二部分12b，故第一导线72a例如是电性连接每一半 导体条状结构20中的源极。如此一来，可大幅简化垂直式存储元件之间的相对关系以及叠 层结构的架构，维持原有的操作效能，并与现有工艺兼容。
[0088] 图6A至图6E为依照本发明的第二实施例所绘示的存储元件的制造流程的上视示 意图。图7A至图7E分别为沿图6A至图6E的A-A'线的剖面示意图。图8A至图8E分别 为沿图6A至图6E的B-B'线的剖面示意图。图9A至图9E分别为沿图6A至图6E的C-C' 线的剖面示意图。图10A至图10E分别为沿图6A至图6E的E-E'线的剖面示意图。
[0089] 本发明的第二实施例的存储元件200的部分制造流程可与第一实施例的存储元 件100相同。更具体地说，存储元件200中的基底10、多个半导体条状结构20、掺杂区12、 基体区14、多个掺杂区16、多个字线22、电荷储存层18以及间隙壁24的制造流程例如是如 上述存储元件100所述者，于此不再加以赘述。
[0090] 请同时参照图6A、图7A、图8A、图9A以及图10A，在每一字线22以及每一半导体 条状结构20的侧面分别形成间隙壁24之后，移除在基底10的第二区块B2中的部分半导 体条状结构20,以形成沟道T (如图6A、7A及8A所示）。沟道T例如是沿着第二方向D2延 伸。沟道T裸露出所对应的半导体条状结构20的基体区14(未绘示）。在本实施例中，每 一半导体条状结构20具有基体区14。在第一区块B1中，基体区14位于掺杂区16与掺杂 区12的第一部分12a之间；在第二区块B2中，基体区14位于掺杂区12的第一部分12a上， 且沟道T裸露出基体区14。接着，于基底10上共形地形成衬层28,以覆盖半导体条状结构 20与字线22。衬层28的材料可为氧化硅、氮氧化硅、氮化硅或其组合，其形成方法可利用 化学气相沉积法或物理气相沉积法。
[0091] 请同时参照图6B、图7B、图8B、图9B以及图10B，于基底10上形成介电层26。然 后，利用光刻与刻蚀工艺，移除部分介电层26以及部分衬层28,以于基底10的第二区块 B2和第二区R2中形成多个第一接触窗开口 42a ;于第二区R2中形成多个第二接触窗开口 44a ;并于第二区块B2中形成第三接触窗开口 46a。每一第一接触窗开口 42a裸露出掺杂 区12的第二部分12b。每一第二接触窗开口 44a裸露出半导体条状结构20的掺杂区16。 第三接触窗开口 46a裸露出多个半导体条状结构20的多个基体区14。
[0092] 之后，于第一接触窗开口 42a、第二接触窗开口 44a以及第三接触窗开口 46a中分 别形成第一接触窗42、第二接触窗44以及第三接触窗46。第一接触窗42位于第二区块B2 以及第二区R2中，并沿着第一方向D1排列；第二接触窗44位于第二区R2中，并沿着第二 方向D2排列；第三接触窗46位于第二区块B2中，并沿着第二方向D2延伸。在一示范实施 例中，第一接触窗42位于部分基底10上的最外侧的半导体条状结构20的一侧的第二区块 B2以及第二区R2中。每一第一接触窗42电性连接掺杂区12的第二部分12b。每一第二 接触窗44电性连接所对应的半导体条状结构20的掺杂区16。第三接触窗46电性连接沟 道T所裸露的基体区14。第一接触窗42、第二接触窗44以及第三接触窗46的形成方法如 第一实施例的第一接触窗42、第二接触窗44者所述，于此不再加以赘述。
[0093] 请同时参照图6C、图7C、图8C、图9C以及图10C，在基底10上形成导体材料层（未 绘示）。然后，利用光刻与刻蚀工艺图案化导体材料层，以形成第四导线52、多个局部导线 54以及第五导线56。在一实施例中，局部导线54位于第三接触窗46两侧的第一区块B1 中。第四导线52沿着第一方向D1延伸，且与第一接触窗42电性连接。每一局部导线54 沿着第一方向D1延伸，且与所对应的半导体条状结构20上的第二接触窗44电性连接。第 五导线56沿着第一方向D1延伸，且与第三接触窗46电性连接。导体材料层的材料及形成 方法如第一实施例所述，于此不再加以赘述。然后，于基底10上形成介电层30。介电层30 分别将第四导线52、局部导线54以及第五导线56彼此之间电性隔离。介电层30的材料及 形成方法如前述，于此不再加以赘述。
[0094] 请同时参照图6D、图7D、图8D、图9D以及图10D，于基底10上形成介电层32。然后， 利用光刻与刻蚀工艺，移除部分介电层32,以于基底10中形成多个第四接触窗开口 60a、多 个第五接触窗开口 60b与第六接触窗开口 60c。第四接触窗开口 60a裸露出第四导线52， 第五接触窗开口 60b裸露出局部导线54,第六接触窗开口 60c裸露出第五导线56。之后， 于第四接触窗开口 60a中形成第四接触窗61a，于第五接触窗开口 60b中形成第五接触窗 61b，于第六接触窗开口 60c中形成第六接触窗61c。
[0095] 请同时参照图6E、图7E、图8E、图9E以及图10E，在基底10上形成导体材料层（未 绘示）。然后，图案化导体材料层，以形成第一导线72b、多个第二导线74b以及第三导线 76。第一导线72b沿着第一方向D1延伸，且经由第四接触窗61a和第四导线52与第一接 触窗42电性连接。第二导线74b沿着第一方向D1延伸，位于所对应的半导体条状结构20 上的局部导线54上方。并且，第二导线74b跨过第三接触窗46,经由第五接触窗61b与所 对应的局部导线54电性连接。第三导线76沿着第一方向D1延伸，且经由第六接触窗61c 和第五导线56与第三接触窗46电性连接。第一导线72b、第二导线74b以及第三导线76 例如是分别做为源极线、位线以及基体线。导体材料层的材料及形成方法如前述，于此不再 加以赘述。
[0096] 请再参照图1D、图4D以及图5D，本发明的第一实施例的存储元件包括：基底10、 多个半导体条状结构20、第一掺杂区12、多个第二掺杂区16、多个字线22、电荷储存层18、 多个第一接触窗42、多个第二接触窗44、第一导线72以及多个第二导线74。
[0097] 请参照图1D，基底10包括两个第一区块B1与第二区块B2。第二区块B2位于两 个第一区块B1之间，每一第一区块B1包括多个第一区R1与多个第二区R2,且第一区R1与 第二区R2相互交替。
[0098] 请参照图4D，多个半导体条状结构20位于基底10上。每一半导体条状结构20沿 着第一方向D1延伸。第一掺杂区12包括多个第一部分12a与第二部分12b。每一第一部 分12a位于所对应的半导体条状结构20的下部；第二部分12b位于基底10的表面，且第 一部分12a与第二部分12b相连接。多个第二掺杂区16位于每一半导体条状结构20的上 部。
[0099] 请参照图1D以及图5D，多个字线22位于每一第一区R1的基底10上。每一字线 22沿着第二方向D2延伸，覆盖各半导体条状结构20的部分侧壁与部分顶部。第一方向D1 与第二方向D2不同。电荷储存层18位于半导体条状结构20与字线22之间。
[0100] 请参照图1D以及图4D，多个第一接触窗42位于第二区块B2以及第二区R2中，且 沿着第一方向D1排列。每一第一接触窗42电性连接第一掺杂区12的第二部分12b。多 个第二接触窗44至少位于第二区R2中，每一第二接触窗44电性连接所对应的第二掺杂区 16。第一导线72a位于基底10上并沿着第一方向D1延伸，且与第一接触窗42电性连接。 多个第二导线74a位于基底10上，每一第二导线74a沿着第一方向D1延伸，且与所对应的 半导体条状结构20上的第二接触窗44电性连接。
[0101] 值得一提的是，由于掺杂区12包括第一部分12a与第二部分12b，且第一部分12a 与第二部分12b相连接。因此，每一半导体条状结构20中的掺杂区12的第一部分12a可 通过第二部分12b而彼此相连。在一实施例中，当掺杂区12例如是做为源极时，每一半导 体条状结构20中的源极可彼此电性连接。
[0102] 请再参照图6A、图9A以及图10A，本发明的第二实施例提供的存储元件200,相较 于第一实施例的存储元件100,在第二区块B2中具有沟道T，沟道T沿着第二方向延伸，裸 露出基体区14。换言之，在第一区块B1中，基体区14位于掺杂区14与掺杂区12的第一部 分12a之间；在第二区块B2中，基体区14位于掺杂区12的第一部分12a上，且沟道T裸露 出基体区14。
[0103] 此外，第二实施例的存储元件200更包括：第三接触窗46、第四导线52、多个局部 导线54、第五导线56、第四接触窗61a、第五接触窗61b、第六接触窗61c以及第三导线76。
[0104] 请参照图6E以及图9E，第三接触窗46位于基底10的第二区块B2中，并沿着第二 方向D2延伸，且第三接触窗46电性连接部分半导体条状结构20的基体区14。第三导线 76位于基底10上，沿着第一方向D1延伸，且经由第六接触窗61c、第五导线56、第三接触窗 46电性连接半导体条状结构20的基体区14。因此，当基体区14例如是做为存储元件的基 体时，可通过第三导线76施加电压至基体，以控制基体的电位。如此一来，可明确得知基体 的电位，避免基体的电位受其他偏压的耦合效应而为浮置（floating)状态。
[0105] 图11A为依照本发明的第一实施例所绘示的存储阵列结构的示意图。
[0106] 请参照图11A，图11A绘示多个存储单元串（cell strings) 301。存储单元串301 经由多条位线ΒΙ^~Β?η (其中η为大于1的整数）、源极线SL以及多条字线肌^~肌^(其 中m为大于1的整数）串接，以在列方向和行方向排列成一个存储阵列（memory array)。 每一第一区R1 (如图ID中的第一区R1)由多个存储单元串301并列排列而成。在一实施 例中，每个存储单元串301可包括32个存储单元或更多存储单元。
[0107] 源极线SL可耦接至上述第一导线72a(如图4D所示），以串接存储阵列中每个存 储单元的源极（例如图4D中的掺杂区12。此时，掺杂区12例如是做为共同源极线）。位 线BQ、BL2. . . BLn可分别耦接至上述第二导线74a(如图4D所示），以分别串接存储阵列中 同一行的多个存储单元的漏极（例如图4D中的掺杂区16)。字线WLpWI^. . . WL2ni可分别串 接存储阵列中同一列的多个存储单元的栅极。在一实施例中，位线BLi、BL2. . . 81^可分别耦 接至位线晶体管BLI\、BLT2. ..BLTn。位线^^与^^可耦接至全局位线（Global bit line) GBQ。位线此2与此4可耦接至全局位线GBL2。控制电压Vi经由全局位线GBh透过位线晶 体管此1\与BLT 3的开/关而施加至位线BL占 BL 3。
[0108] 在本发明的一实施例中，可经由分别对存储单元Ml所对应的源极、漏极以与栅极 施加不同大小的电压，以进行读取（read)、编程（program)或擦除（erase)的操作。举例而 言，对存储单元Ml进行读取操作的方法包括：于位线晶体管BLT 2施加10V电压使其导通， 藉此使得施加于全局位线GBL2的控制电压V 2 (例如V2= 0V)经由位线晶体管BLT 2与位线 BL2，提供至存储单元Ml的漏极，做为漏极电压Vd;于源极线晶体管SLT施加10V电压使其 导通，使得1. 6V的控制电压，经由源极线SL提供至存储单元Ml的源极，做为源极电压Vs; 以及在与存储单元Ml的栅极相连接的字线WQ施加例如是0V至10V的电压，以做为栅极电 SVg。藉此，便可进行读取存储单元Ml的操作。应理解，本发明的范围并不限于上述的特 定电压。在另一实施例中，也可经由改变存储单元Ml所对应的源极、漏极以与栅极的电压， 以进行编程或擦除的操作。
[0109] 图11B为依照本发明的第二实施例所绘示的存储阵列结构的示意图。
[0110] 请参照图11B，图11B绘示多个存储单元串302。多个存储单元串302经由基体线 BdL、多条位线ΒΙ^~Β?η (其中η为大于1的整数）、源极线SL以及多条字线肌^~肌^(其 中m为大于1的整数）串接，以在列方向和行方向排列成一个存储阵列。如同上述第一实 施例，源极线SL可串接存储阵列中每个存储单元的源极。位线BLp BL3. . . BLn可串接多个 存储单元的漏极。字线可串接多个存储单元的栅极。值得注意的是，相较于 第一实施例，本实施例的基体线BdL可耦接至上述第三导线76 (如图6E所示），以串接存储 阵列中每个存储单元的基体（例如图9E中的基体区14)。也就是说，除了施加漏极电压Vd、 源极电压V s以与栅极电压V g之外，本实施例更可于基体线晶体管BdLT施加例如是0V的控 制电压，经由基体线BdL提供至存储单元M2的基体，做为基体电压V b，以控制基体的电位。
[0111] 图12A至图12B为依照本发明的一实施例所绘示的逆向读取操作的存储元件的示 意图。图13A至图13B为依照本发明的一实施例所绘示的通道热电子注入（channel hot electron injection，CHEI)操作的存储元件的示意图。图14A至图14B为依照本发明的 一实施例所绘示的能带对能带遂穿引起的热电洞（band-t〇-band tunneling induced hot hole，BTBT HH)注入操作的存储元件的示意图。图15A至图15B为依照本发明的一实施例 所绘示的FN(Fowler-Nordheim)电洞注入操作的存储元件的示意图。图16A至图16B为依 照本发明的一实施例所绘示的FN电子注入操作的存储元件的示意图。
[0112] 存储单元Ml、M2可通过各种方法来进行编程或擦除。举例来说，存储单元Ml、M2 可通过通道热电子注入或能带对能带隧穿引起的热电洞的方式来编程。此外，存储单元M1、 M2可通过BTBT HH、FN电子注入或FN电洞注入等方式来进行存储单元的擦除操作。表1至 表3列出对存储单元进行读取、编程以及擦除的三种操作条件。应理解，本发明的范围并不 限于所列举的操作方法以及操作电压。
[0113] 请参照表1，操作条件1中对存储单元进行读取、编程以及擦除的方法分别例如是 逆向读取、通道热电子注入以及能带对能带遂穿引起的热电洞注入。
[0114] 表 1
[0115]
[0116] 请参照图12A，存储元件的结构如前述图1D或6E所示。半导体条状结构20a的 漏极例如是可与位线(如图11A或图11B所示）连接，半导体条状结构20b例如是与位 线BL 3连接。通过导通位线晶体管BLT i，以选择位线，使得施加于全局位线GBQ的电压 提供至半导体条状结构20a的漏极。
[0117] 请同时参照表1、图12A，读取位l(Bit 1)的操作条件例如是将读取偏压施加于所 选择的半导体条状结构20a的源极端（源极电压Vs = 1. 6V)，在漏极施加漏极电压Vd= 0V 且在栅极施加栅极电压Vg= 0-12V，而基体电压V b可为0V或浮置状态；未选择的半导体条 状结构20b的漏极电压Vd为浮置状态（F)，以感测在漏极侧接面上的电荷。请参照图12Β， 读取位2(Bit 2)的操作则为将读取偏压施加于漏极端，以感测在源极侧接面上的电荷以 完成读取操作。
[0118] 请同时参照表1、图13A，在操作条件1中，以通道热电子注入方式对存储单元进行 编程。编程位1的操作条件例如是施加栅极电压V g= 12V以使通道导通，同时施加中间电 平的漏极电压Vd= 4V，源极电压V s= 0V且基体电压Vb= 0V/F，以形成从源极至漏极的电 场。当源极与漏极间的偏压相当大时，于通道上便会产生过多的热电子，部分的热电子会注 入栅极以进行编程。反之，请参照图13B，编程位2的操作条件则为施加中间电平的源极电 压V s= 4V，以形成从漏极至源极的电场。
[0119] 请同时参照表1、图14A，在操作条件1中，以能带对能带遂穿引起的热电洞注入方 式对对存储单元进行擦除操作。擦除位1的操作条件例如是施加栅极电压v g= -8V，同时 施加漏极电压Vd= 5V。在此等偏压条件下，通过能带对能带隧穿引起的热电洞注入将带电 载流子注入至电荷储存层18以擦除位1。反之，请参照图14B，擦除位2的操作条件则为施 加源极电压V s= 5V。
[0120] 请参照表2,在操作条件2中，对存储单元进行读取、编程以及擦除的方法分别例 如是逆向读取、通道热电子注入以及FN电洞注入。
[0121] 表 2
[0122]
[0123] 在操作条件2中，以通道热电子注入的方式进行编程的操作如上所述，于此不再 加以赘述。
[0124] 请同时参照表2、图15A以及图15B，在操作条件2中，可以+FN电洞注入或-FN电 洞注入的方式对存储单元进行擦除。请参照图15A，以+FN电洞注入方式进行擦除的操作例 如是使电洞从栅极22注入至电荷储存层18。其操作条件例如是施加栅极电压V g= 10V，同 时施加漏极电压Vd= -10V、源极电压V s= -10V、基体电压V b= -10V或浮置，以在源极12 和漏极16与栅极22之间形成较大的电场，使得栅极22中的电洞可通过FN隧穿效应进入 电荷储存层18,进而擦除数据。请参照图15B，相对而言，以-FN电洞注入进行擦除的操作 例如是使电洞从源极12、基体14以及漏极16注入至电荷储存层18。其操作条件例如是施 加栅极电压V g=-10V，同时施加漏极电压Vd= 10V、源极电SVs= 10V、基体电压Vb= 10V 或浮置，使得源极12、基体14以及漏极16中的电洞可通过FN隧穿效应进入电荷储存区域 18,进而擦除数据。
[0125] 请参照表3,操作条件3中对存储单元进行读取、编程以及擦除的方法分别例如是 逆向读取、能带对能带遂穿引起的热电洞注入以及FN电子注入，如表3所示。
[0126] 表 3
[0127]
[0128] 在操作条件3中，以能带对能带遂穿引起的热电洞注入的方式进行编程的操作如 以操作条件1的以能带对能带遂穿引起的热电洞注入的方式进行擦除的操作，于此不再加 以赘述。
[0129] 请同时参照表3、图16A以及图16B，在操作条件3中，可以+FN电子注入或-FN电 子注入的方式对存储单元进行擦除。请参照图16A，以+FN电子注入方式进行擦除的操作例 如是使电子从源极12、基体14以及漏极16注入至电荷储存层18。其操作条件例如是施加 栅极电压Vg= 10V，同时施加漏极电压V d= -10V、源极电压V s= -10V、基体电压V b= -10V 或浮置，以在源极12和漏极16与栅极22之间形成较大的电场，使得源极12、基体14以及 漏极16中的电子可通过FN隧穿效应进入电荷储存层18,进而擦除数据。请参照图16B，相 对而言，以-FN电子注入方式进行擦除的操作例如使电子从栅极22注入至电荷储存层18。 其操作条件例如是施加栅极电压V g= -10V，同时施加漏极电压Vd= 10V、源极电SVs = 10V、基体电压Vb= 10V或浮置，使电子从栅极22注入至电荷储存层18。
[0130] 此外，上述FN电洞注入以及FN电子注入的操作除了可用于擦除存储器的数据 之外，在对存储单元进行上述编程或擦除的操作之前，当存储单元的启始电压（threshold v 〇ltage，Vt)因工艺变异或其他因素未达所需时，可利用FN电洞或电子注入的方法来调整 启始电压，以符合所需的目标值。在一实施例中，可通过FN电子注入的方法提升启始电压。 在另一实施例中，可通过FN电洞注入的方法降低启始电压。
[0131] 综上所述，本发明可通过第一接触窗电性连接每一半导体条状结构中的源极。如 此一来，可大幅简化垂直式存储元件之间的相对关系以及叠层结构的架构，维持原有的操 作效能，并与现有工艺兼容。并且，可通过第三导线施加电压至基体，以控制基体的电位。如 此一来，可明确得知基体的电位，避免基体的电位受其他偏压的耦合效应而为浮置状态。
[0132] 虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域 中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明 的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1. 一种存储元件，包括： 一基底，该基底包括多个第一区块与多个第二区块，这些第一区块与这些第二区块相 互交替，每一第一区块包括两个第一区与一第二区，该第二区位于所述两个第一区之间； 多个半导体条状结构，位于该基底上，其中每一半导体条状结构沿着一第一方向延 伸； 一第一掺杂区，包括多个第一部分与一第二部分，每一第一部分位于所对应的该半导 体条状结构的下部，该第二部分位于该基底的表面，这些第一部分与该第二部分相连接； 多个第二掺杂区，每一第二掺杂区位于所对应的该半导体条状结构的上部； 多个字线，位于每一第一区的该基底上，每一字线沿着一第二方向延伸，覆盖各这些半 导体条状结构的部分侧壁与部分顶部，该第一方向与该第二方向不同； 一电荷储存层，位于这些半导体条状结构与这些字线之间； 多个第一接触窗，位于这些第二区块以及这些第二区中，沿着该第一方向排列，每一第 一接触窗电性连接该第一掺杂区的该第二部分； 多个第二接触窗，至少位于这些第二区中，每一第二接触窗电性连接所对应的该第二 惨杂区； 一第一导线，位于该基底上，该第一导线沿着该第一方向延伸，且与这些第一接触窗电 性连接；以及 多个第二导线，位于该基底上，每一第二导线沿着该第一方向延伸，且与所对应的该半 导体条状结构上的这些第二接触窗电性连接。2. 根据权利要求1所述的存储元件，其中： 每一半导体条状结构具有一基体区，位于该半导体条状结构中的该第二掺杂区与该第 一掺杂区的该第一部分之间；以及 在这些第二区块中，更包括这些第二接触窗。3. 根据权利要求1所述的存储元件，其中： 在这些第二区块中具有一沟道，该沟道沿着该第二方向延伸；以及 每一半导体条状结构具有一基体区，其中： 在这些第一区块中，该基体区位于该第二掺杂区与该第一掺杂区的该第一部分之间； 以及 在这些第二区块中，该基体区位于该第一掺杂区的该第一部分上，且该沟道裸露出该 基体区。4. 根据权利要求3所述的存储元件，更包括： 多个第三接触窗，分别位于这些第二区块中，该第三接触窗沿着该第二方向延伸，且该 第三接触窗电性连接该沟道所裸露的这些基体区；以及 一第三导线，位于该基底上，沿着该第一方向延伸，且与这些第三接触窗电性连接。5. 根据权利要求4所述的存储元件，更包括： 多个局部导线，位于该第三接触窗两侧的这些第一区块中，每一局部导线沿着该第一 方向延伸，且与所对应的该半导体条状结构上的这些第二接触窗电性连接，且 每一第二导线，位于所对应的该半导体条状结构上的这些局部导线上方且跨过该第三 接触窗，经由多个第四接触窗与所对应的这些局部导线电性连接。6. -种存储元件的制造方法，包括： 提供一基底，该基底包括多个第一区块与多个第二区块，这些第一区块与这些第二区 块相互交替，每一第一区块包括两个第一区与一第二区，该第二区位于所述两个第一区之 间； 形成多个半导体条状结构，于该基底上，其中每一半导体条状结构沿着一第一方向延 伸； 形成一第一掺杂区，该第一掺杂区包括多个第一部分与一第二部分，每一第一部分位 于所对应的该半导体条状结构的下部，该第二部分位于该基底的表面，且这些第一部分与 该第二部分相连接； 形成多个第二掺杂区，于每一半导体条状结构的上部； 形成多个字线，于每一第一区的该基底上，每一字线沿着一第二方向延伸，覆盖各这些 半导体条状结构的部分侧壁与部分顶部，该第一方向与该第二方向不同； 形成一电荷储存层，于这些半导体条状结构与这些字线之间； 形成多个第一接触窗，于这些第二区块以及这些第二区中，沿着该第一方向排列，每一 第一接触窗电性连接该第一掺杂区的该第二部分； 形成多个第二接触窗，至少于这些第二区中，每一第二接触窗电性连接所对应的该第 二掺杂区； 形成一第一导线，于该基底上，该第一导线沿着该第一方向延伸，且与这些第一接触窗 电性连接；以及 形成多个第二导线，于该基底上，每一第二导线沿着该第一方向延伸，且与所对应的该 半导体条状结构上的该第二接触窗电性连接。7. 根据权利要求6所述的存储元件的制造方法，其中形成这些半导体条状结构、该第 一掺杂区与这些第二掺杂区的方法包括： 图案化部分该基底，以形成这些半导体条状结构； 进行一离子注入工艺，以将掺质注入于每一半导体条状结构的上部以及该基底的表 面；以及 进行一热回火工艺，以使这些掺质形成该第一掺杂区与这些第二掺杂区。8. 根据权利要求6所述的存储元件的制造方法，更包括： 移除在这些第二区块中的部分这些半导体条状结构，以形成一沟道，沿着该第二方向 延伸，该沟道裸露出所对应的这些半导体条状结构的这些基体区。9. 根据权利要求8所述的存储元件的制造方法，更包括： 形成多个第三接触窗，于这些第二区块中，每一第三接触窗沿着该第二方向延伸，且每 一第三接触窗电性连接该沟道所裸露的这些基体区；以及 形成一第三导线，于基底上，该第三导线沿着该第一方向延伸，且与这些第三接触窗电 性连接。10. 根据权利要求9所述的存储元件的制造方法，更包括： 形成多个局部导线，于这些第一区块中，每一局部导线沿着该第一方向延伸，且与所对 应的该半导体条状结构上的这些第二接触窗电性连接，且 每一第二导线，位于所对应的该半导体条状结构上的这些局部导线上方且跨过这些第 三接触窗，经由多个第四接触窗与所对应的这些局部导线电性连接。11. 一种存储阵列，包括权利要求1至5中任一项所述的存储元件，该存储阵列包括： 多个存储单元，排列成多行与多列的阵列，这些存储单元包括做为源极的该第一掺杂 区以及做为漏极的这些第二掺杂区； 多条位线，每一位线耦接至同一行的这些存储单元的这些第二掺杂区； 多条共同源极线，每一共同源极线耦接至同一列的这些存储单元的该第一掺杂区；以 及 一源极线，耦接至这些共同源极线，并与这些存储单元的该第一掺杂区电性连接， 其中每一字线耦接至同一列的这些存储单元的多个栅极。12. 根据权利要求11所述的存储阵列，更包括一基体线，耦接至这些存储单元的多个 基体区。13. -种如权利要求11至12中任一项所述的存储阵列的操作方法，该操作方法包括： 选择至少一存储单元； 施加一第一电压至一所选的存储单元所对应的一字线； 施加一第二电压至该所选的存储单元所对应的一位线；以及 施加一第三电压至该存储阵列的该源极线。14. 一种如权利要求13所述的操作方法，更包括施加一第四电压至该所选的存储单元 所对应的该基体线。
【文档编号】G11C16/06GK105990355SQ201510042552
【公开日】2016年10月5日
【申请日】2015年1月28日
【发明人】郑致杰, 颜士贵, 蔡文哲
【申请人】旺宏电子股份有限公司