制作存储单元元件的方法

专利名称：制作存储单元元件的方法
技术领域：
本发明涉及采用存储材料的高密度存储元件，例如电阻随机存取存储(RMM)元件，该存储材料可利用施加能量，改变电性。该存储 材料可采用相变化存储材料，包含硫属化物(chalcogenide)材料与其 他材料，以及包含制造这种元件的方法。
背景技术：
相变化存储材料，已广泛运用于可读写光盘之中。这种材料至少 具有两种固态相，例如包含通常的非晶固态相与通常的结晶固态相。 可读写光盘利用激光脉冲，改变相态，并读取不同相态的光学性质。采用硫属化物或其他相似材料的相变化存储器材料，也可通过集 成电路施以适当强度的电流，来改变相位。通常的非晶态的电阻率高 于通常的结晶态；这种电阻差异易于检测，即可代表不同数据内容。 这种物质特性引发研究动机，希望利用可控制的电阻材料，制作非易 失性、并且可随机读写的存储器电路。非晶态转换至结晶态的过程，通常采用较低的操作电压。由结晶 态转换为非晶态的过程，则通常需要较高的操作电压；因为这一过程 需要短时间且高密度的电流脉冲(short high current density pulse)，以熔化或破坏结晶结构，随后快速冷却相变化材料，经淬火 处理，将至少一部分的相变化结构稳定为非晶态。以下称此过程为"重 置"(reset)。这一过程，通过重置电流将相变化材料由结晶态转变 为非晶态，而我们希望尽量降低重置电流的强度。欲降低重置电流的 强度，可降低存储器单元中的相变化材料元件尺寸，或者降低电极与 相变化材料的接触区域大小，因此较高的电流密度可以在较小的绝对 电流值穿过相变化材料元件的情况下实现。在集成电路结构中制作小孔洞(pores),为此项技术发展方向之
一；同时，亦采用少量的可编程电阻材料填充该小孔洞。显示小孔洞 发展的专利包含Ovshinsky， "Multibit Single Cell Memory Element Having Tapered Contact" ， U.S. Pat, No. 5， 687, 112，专 利发证日期1997年11月11日；Zahoriket al.， "Method of Making Chalogenide [sic] Memory Device" ， U.S. Pat. No. 5,789， 277， 专利发证日期1998年8月4日；Doan et al. ， "Controllable Ovonic Phase-Change Semiconductor Memory Device and Methods of Gabracting the Same, " U. S， Pat. No. 6,150,253，专利发证日期 2000年11月21曰。施加电流于相变化存储器中，可使该相变化材料在非晶态与结晶 态之间进行转换，数据也可经由这种转换而储存其中。电流可将材料 加热，进而产生相态转换。其中，由结晶态转换为非晶态，通常釆用 较低的操作电流。我们把由结晶态转为非晶态的过程称为"重置"， 而重置通常需要较高的操作电流。我们希望能够降低重置电流的强 度，以利材料由结晶态转换为非晶态。降低存储单元中，有效相变化 材料的尺寸大小，可降低重置电流。因相变化存储元件而生的相关问 题之一，即是因为重置电流的高低取决于必要相变化材料的数量。因 此，采用标准集成电路工艺的存储单元，必定因为工艺设备的限制， 无法继续縮小。因此，必须为存储单元发展亚光刻(sublithographic) 技术，以跨越标准工艺因完整性与可靠性的需求，而对大型高密度存 储器装置所设的限制。一种在相变化单元中控制有效区域的方法，是研发小型电极，而该小型电极为将电流传递至相变化材料所用。该小型电极结构在相变 化材料与其接触区域(一块蘑菇头状的区域)，诱发相变化。可参照U.S. Pat. No. 6,429,064，发证日期2002年8月6日，专利权人 Wicker, "Reduced Contact Areas of Sidewall Conductor" ; U. S. Pat. No. 6,501,111，发证日期2002年12月31日，专利权人Lowrey，"Three-Dimensional (3D) Programmable Device" ; U.S. Pat. No. 6,563,156，发证日期2003年7月1日，专利权人Harshfield，"Memory Elements and Methods for Making Same"。
因此，另有研究欲采用可编程的电阻材料，制作有效区域较小的存储器结构；同时也研发稳定且得重复实施的制造程序。 发明内容一种制作存储器单元元件的方法范例，其中包含一种存储材料元 素，可利用施加不同程度的电压，改变电性。在衬底上沉积第一导电 层，后在第一导电层的上沉积第一电介质材料层，再在第一电介质材 料层上沉积第二电介质材料层。形成第一空孔，其穿越第一、第二电 介质材料层与第一导电层，由此在第一导电层形成第一电极条(first electrode strip),而第一空孔则由侧壁所固定(bound)。 一部分的 侧壁由第一电介质材料层所界定，而该部分的侧壁经由蚀刻，在第一 电极条与第二电介质材料层之间，建立凹陷区域。沉积第三电介质材 料至第一空孔中，而这一步骤即会在凹陷区域中建立空洞，该空洞的 开口直至(opening onto)第一电极条。形成第二空孔，其穿越第二、 第三电介质材料，并穿越第一电极条，以(l)由第一电极条建立第一 电极，并(2)横越(intersect)该空洞，使该空洞中，包含未与第二 空孔对准的第一空洞部分，以及与第二空孔对准的第二空洞部分。第 二空洞部分与至少一部分的第二空孔中，填有第四电介质材料，并至 少维持第一空洞的部分开口区域(open)。去除第一电介质材料层上的第二电介质材料层与部分的第三、第四电介质材料层，以暴露第一空 洞部分。此时将存储材料置于第一空洞部分，建立存储材料元素，并 使该元素与第一电极相连接。在第一电介质材料层的外表面制作第二 电极导电层(second electrode conductor layer),并使其与存储材料元素具有电接触。本发明的某些实施例中，沉积第三电介质材料的步骤，将其沉积 在第二电介质材料层上。施加存储材料的步骤，可能包含将其施加在 第一 电介质材料层的外表面上；而该方法可能还包含去除存储材料， 以暴露第一电介质材料层的外表面。形成第一空孔的步骤可能同时包 含建立第一沟槽，该沟槽以第一方向延伸，而形成第二空孔的步骤则 可能包含建立通常平行的第二沟槽，其方向与第一沟槽通常垂直。 此处所述的形成存储单元元件方法(例如RRAM元件)，亦可利用 在制作小型相变化栅极、桥接、或其他具有类似结构的元件。下列说明将展现本发明多项特征与优点，其中优选实施例的说 明，将结合附图， 一并展示。


图l为简化的衬底侧面图，其中，第一导电层、第一电介质材料 层、与第二电介质材料层已经沉积在该衬底之上；图2示出第一空孔的形成，而该空孔穿越图1所示结构中，第一、 第二电介质材料层与第一导电层；图3示出图2结构中，第一电介质材料层受到蚀刻，而造成凹陷区域；图4为沿着图3中线段4-4的剖面图；图5示出将第三电介质材料层，沉积到图3与图4的第一空孔中 的结果；同时，该步骤在凹陷区域建立空洞； 图6为沿着图5中线段6-6的剖面图；图7为沿着图8中线段7-7的剖面图，此时沟槽已经横越图5与 图6中空洞而形成；图8与图9为沿着图7中线段8-8的剖面图，图8显示在图5与 图6的结构中形成沟槽的结果；图IO为沿着图11中线段10-10的剖面图，其中图7、图8、与 图9中的空洞己被部分填充；图11与图12为沿着图10中线段11-11以及图11中的线段12-12 的剖面图，其中显示部分填充图7、图8、图9中的空洞的结果；图13为沿着图14中线段13-13的剖面图，其中图10、图11、 与图12中部分结构已被去除，以暴露第一空洞部分；图14为图13结构的顶部平面图； 图15为沿着图14中线段15-15的剖面图；图16为沿着图17中线段16-16的剖面图，其中图13、图14、 与图15中的结构上，已经沉积存储材料；图17为沿着图16中线段17-17的剖面图；图18为沿着图17中线段18-18的剖面图；图19为沿着图20中线段19-19的剖面图，其中图16、图17、 与图18中的部分存储材料，已被去除，从而建立存储材料元素，并 与第一电极相连接；图20为图19的顶部平面图；图21为沿着图20中线段21-21的剖面图；图22为沿着图23中线段22-22的剖面图，其中显示在图19、 图20、与图21的构造中，制作第二电极导电层，以建立与存储材料元素接触的顶部或第二电极；图23为沿着图22中线段23-23的剖面图；以及 图24为沿着图23中线段24-24的剖面图。
具体实施方式
下列对在本发明的说明将主要依据特定结构的实施例与方法。其 中，应理解为此处的实施方式，无意将本发明限制在所公开的特定实 施例与方法，此外本发明可依据其他特征、元素、方法、与实施例而 实行。不同实施例中的类似元件，将采用类似的参考标记。制作这种存储单元元件的方法，包括存储材料元件，可利用施加 能量，改变其电性，如图1至图24所示。图l以简单的附图形式， 显示衬底IO，其上沉积第一导电层12、第一电介质材料层14、以及 第二电介质材料层16。第一导电层12的厚度通常约为50mn，优选实 施例约为10nm-75nm。第一电介质材料层14的厚度通常约为30nm， 优选实施例约为lOnm-50nm。第二电介质材料层16的厚度通常约为 30nm，其优选实施例约为lOnm-50nm。第一与第二电介质材料层14、
16由不同的电介质材料制成，例如SiNx、 Si02、 SiOxNy、非晶硅、多 晶硅、或其他高介电常数的电介质材料，例如A1A、 Hf02等。如下所 述，电介质材料层14与16，需选择具有高度蚀刻选择性的两种材料。 若第一电介质层14为氮化物，优选的蚀刻溶液为H2P03;若第一电介 质层14为氧化物与高介电常数氧化物，优选的蚀刻溶液为DHF(稀释 HF)、或BOE(缓冲氧化蚀刻溶液)；若第一电介质层为非晶硅或多晶 硅，则优选的蚀刻溶液为K0H与TMAH(四甲基氢氧化铵)。图2显示在电介质层16、 14、与12之上进行沟槽蚀刻，由此建 立第一空洞18，该空洞18的边界为侧壁20，并向下延伸至衬底IO。 如此即可条在第一电极导电层12之上建立第一电极条22。图3与图4显示采用如H3P04、 B0E(稀释HF) 、 TMAH或K0H等溶 液蚀刻之后的图2结构。电介质层14、 16、以及溶液的蚀刻选择性， 造成电介质层14上的蚀刻缺口，建立经蚀刻的第一电介质材料层26， 而电介质层16则未受到任何重要影响。此蚀刻步骤在第一电极条22 与第二电介质材料层16之间，建立凹陷区域24。凹陷区域24的深 度28通常约为30nm，优选实施例则为5nm-40nm。深度28可通过湿蚀刻溶液的浓度以及蚀刻的时间而控制。图5与图6显示将第三电介质材料层30沉积至第二电介质材料 层16之上与第一空洞18之中的结果。第三电介质材料层30通常采 用与第二电介质材料层16相同的材料，但这并非必要。由此，在凹 陷区域24中建立空洞32，空洞的开口直至第一电极条22。横断沟槽34形式的第二空孔，穿越电介质层30、 16、 26，经第 一电极条22，再至衬底10。见图7至图9。沟槽34建立第一与第二 空洞部分36与38。第一空洞部分36未与第二空孔34对准，但第二 空孔部分38与第二空孔34对准。此外，沟槽34的形成同时在第一 电极条22之上建立第一电极40。图10至图12显示沉积第四电介质 材料42的结果。该第电介质材料42直至第二空孔34，并至少保留 部分第一空洞部分开口；此外，电介质材料42通常采用与电介质层 30及16相同的材料。图13至图15显示去除第二电介质材料层16，与第三、第四电
介质材料层30、 32中，位于第一电介质材料层26上方的部分，所造 成的结果。这一过程开启第一空洞部分36，使存储材料44可沉积在 图13至图15的结构上，进而形成图16至图18的结构。存储材料 44至少可填充第一空洞部分36，通常也覆盖电介质层26，见图16 至图18。优选实施例中，存储材料44的沉积，采用RF溅射法取代 DC溅射法，以令存储材料薄膜更为平整。若存储材料44为GST，沉 积存储材料44即可采用传统物理气相沉积(PVD)技术、长程(long throw)PVD、离子化(ionized)PVD、或化学气相沉积(CVD)。在适当 情况下，也可采用其他的沉积工艺。图19至图21，显示将图16至图18的结构进行研磨，去除电介 质层26上的存储材料，以建立存储材料元素46，并直接与第一电极 40接触，所成的结构。研磨过程同时在第二电极导电层沉积处，产 生平滑表面48(见图22至图24)，以建立第二电极50，与存储材料 元素46相接触，同时与第一、第二电极40、 50具有电接触。如此即 制成存储单元元件54，如图22至图24所示。以上公开的实施例中，第一与第二电极40、50的优选材料为TiN。 虽然其他材料，诸如TaN、 TiAIN、或TaAIN均可作为电极40、 50的 材料，但TiN为目前优选的选择，因其与存储材料元素46的GST接 触优选(后述)、常用在半导体工艺之中、同时在GST型态存储材料转 换相态的高温中(通常范围约600-700°C)，提供良好的扩散势垒。存储单元元件54的实施例，包含采用相变化存储材料(其中包含 硫属化物材料与其他材料)，作为存储材料元素46。硫属化物可包含 氧(0)、硫(S)、硒(Se)、碲(Te)等四种元素，形成元素周期表中第 VI族的一部分。硫属化物的组成，由硫族元素与正电性较高的元素 或化合物根所结合。硫属化物的组成，由硫族元素与其他金属所结合， 例如过渡金属。硫属化物合金通常包含一种或多种元素周期表第六族 的元素，例如锗(Ge)与锡(Sn)。通常，硫属化物合金包含一种或多种 由锑(Sb)、镓(Ga)、铟(In)、与银(Ag)元素的组合。技术文献中已提 出多种许多相变化材料，包含下列的合金Ga/Sb、 In/Sb、 In/Se、 Sb/Te、 Ge/Te、 Ge/Sb/Te、 In/Sb/Te、 Ga/Se/Te、 Sn/Sb/Te、 In/Sb/Ge、An/In/Sb/Te、 Ge/Sn/Sb/Te、 Ge/Sb/Se/Te、与Te/Ge/Sb/S。由 Ge/Sb/Te所组成的合金族中，多种合金组成均可适用。这种组合可 特定为TeaGebSB10o—(a+b)。已有研究指出，性能优选的沉积材料中，其平均Te浓度远低于 70%，通常约低于60%，而为23%-58%，优选实施例则为48%-58%。 Ge 的浓度则需高于5%，范围约在8%-30%，其他实施例则通常为50%以 下。优选实施例中，Ge的浓度范围约为8%-40%。这一组合另外的主 要元素为Sb。上述百分比为原子百分比，其总数100%即为所有原子 组成(0vshinsky '112 patent, columns 10-11)。由其他研究人员 所研发的特殊合金，包含Ge2Sb2Te5、 GeSb2Te4、与GeSbJe7(Noboru Yamada， "Potential of Ge-Sb-Te Phase-Change Optical Disks for High—Data-Rate Recording" ， SPIE v. 3109， pp. 28-37(1997).)。 更一般而言，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Ni)、钯(Pa)、 铂(Pt)、与其化合物或合金，可与Ge/Sb/Te结合，形成具有可编程 电阻性质的相变化合金。可用的存储材料特定范例，可见于Ovshinsky 412， columns 11-13，而此处所提及的范例均可见于文献之中。 相变化合金可由通常可在非晶固态相的第一结构，与通常为结晶 固态相的第二结构之间来回转换，而这种转换进行在存储单元中的有 源沟道。这种合金至少具有两种稳定态。"非晶"指相较于单晶而言， 较无固定晶向的结构，例如较结晶相具有更高的电阻率等特性。"结 晶"则指相对于非晶结构而言，较有固定晶向的结构，例如较之非晶 相具有更低的电阻率等特性。通常而言，可在完全非晶态与完全结晶 态之间，利用电流变换相变化材料的相态。非晶态与结晶态转换所影 响的其他材料性质，还包括原子排列、自由电子密度、与激活能。这 种材料可转换为两种相异的固态相，亦可转换为两种固态相的组合， 故可在完整非晶相与完整结晶相之间，形成灰色地带，材料的电性亦 将随之转换。相变化合金可利用电脉冲改变相态。就过去的观察，得知时间较 短、振幅较大的脉冲，较倾向将相变化材料转为通常的非晶态。而时 间长、振幅较低的脉冲，则易将相变化材料转为通常的结晶态。时间
短且振幅高的脉冲，能量较高，足以破坏结晶态的键结，同时縮短时 间可防止原子重新排列为结晶态。无须大量实验，即可获得适当的脉冲参数，以应用在特定的相变化合金。另外Ge2SWTe5金属，通常称为 GST，也可供RRAM元件制作所用，同时应理解为其他相变化材料也可 适用。本发明通常参照相变化材料而一并说明；然而其他可编程的材 料，亦可作为存储材料。就本应用而言，存储器材料指可施加能量以 改变电性(例如电阻)的材料，而这种改变可为阶梯状区间、或为连 续变化、亦可为两者的组合。其他实施例中，还可采用其它种类的可 编程的电阻存储器材料，包括掺杂N2的GST、 GexSby、或其他利用晶 相变化决定电阻材料；亦可采用PrxCayMn03、 PrSrMnO、 ZrOx、或其 他以电脉冲改变电阻的材料 ； 7, 7， 8， 8-tetracyanoquinodimethane(TCNQ)、 methanofullerene 6、 6-phenyl C61-butyric acid methyl ester (PCBM) 、 TCNQ-PCBM、 Cu-TCNQ、 Ag-TCNQ、 C60-TCNQ、 TCNQ掺杂其他金属、或其他具有双 重或多种稳定电阻状态，并可由电脉冲控制的高分子材料。其他可编 程电阻存储器材料的范例，包括GeSbTe、 GeSb、 NiO、 Nb_SrTi03、 Ag-GeTe、 PrCaMnO、 ZnO、 Nb205、 Cr-SrTi03。下列简短说明四种电阻存储材料。1.硫属化物材料GexSbyTezx:y:z = 2:2:5其他组成为x:0 5， y:0 5， z:0 10GeSbTe加入掺杂(doping)，例如N-、 Si-、 Ti-、或掺杂其他元素。制作方法以PVD溅射或磁控溅射法，采用Ar、 N2、和/或He等 作为反应气体，硫属化物压力为lmtorr 100mtorr。此沉积步骤 通常在室温下完成。可采用深宽比1 5的准直仪，以增进填充性能。 为增进填充的性能，常施加数十伏特至数百伏特的DC偏压。另一方 面，亦可同时结合DC偏压与准直仪的使用。
有时需要在真空或N2环境中进行后沉积的退火处理，以提升硫属 化物材料的结晶状态。退火温度的通常范围为100C至400C，退火时 间则低于30分钟。硫属化物材料的厚度依据单元结构的设计有所不同。通常而言， 硫属化物材料的厚度若高于8nm，则可具有相变化的特性，如此材料 即有两种以上具有稳定电阻的相态。2. CMR (巨磁电阻)材料 PrxCayMn03x:y=0. 5:0. 5或其他组成x:0 1, y:0 1 可采用包含Mn氧化物的其他CMR材料制作方法利用PVD溅射或磁控溅射法，采用Ar、 N2、和/或He 等作为反应气体，压力为lmtorr 100mtorr。沉积温度范围可为 室温至600C，会依据后沉积工艺而有不同。可采用深宽比1 5的准 直仪，以增进填充性能。为增进填充的性能，常施加数十伏特至数百 伏特的DC偏压。另一方面，也可同时结合DC偏压与准直仪的使用。 同时，亦可能施加几十高斯至10,000高斯的磁场，以增进磁结晶态 的排列。有时需要在真空、&或&/02混合的环境中进行后沉积的退火处 理，以提升CMR材料的结晶状态。退火温度的通常范围为400C至600C， 退火时间则低于2小时。CMR材料的厚度依据单元结构的设计而有不同，其核心材料的厚 度可为10nm至200nm。一般常采用YBC0(YBaCu03， 一种高温超导材料)缓冲层，已增进 CMR材料的结晶性质。YBC0先在CMR材料而沉积，其厚度范围约为 30nm至200nm。3. 二元素化合物NixOy; TiA; Alx0y; Wx0y; Znx0y; Zrx0y; CuxOy;等 x:y=0. 5:0. 5或其他组成x:0 1， y:0 l 制作方法-1. 沉积利用PVD溅射或磁控溅射法，采用Ar、 N2、禾卩/或He 等作为反应气体，压力为lmtorr 100mto:rr，以金属氧化物作为钯 材，诸如NixOy、 TixOy、 AlxOy、 Wx0y、 ZnxOy、 ZrxOy、 CuA等。此沉积步 骤通常完成在室温之下。可采用深宽比1 5的准直仪，以增进填充 性能。为增进填充的性能，常施加数十伏特至数百伏特的DC偏压。 另一方面，亦可同时结合DC偏压与准直仪的使用。有时需要在真空、N2或&/02混合的环境中进行后沉积的退火处 理，以促进金属氧化物中的氧分子扩散。退火温度的通常范围为400C 至600C，退火时间则低于2小时。2. 反应沉积利用PVD溅射或磁控溅射法，采用Ar/02、 Ar/N2/02、 和/或纯02、 He/02、 He/N2/02等作为反应气体，压力为lmtorr 100mtorr，以金属氧化物作为钯材，i者如Ni、 Ti、 Al、 W、 Zn、 Zr、 Cu等。此沉积步骤通常完成在室温之下。可采用深宽比1 5的准直 仪，以增进填充性能。为增进填充的性能，常施加数十伏特至数百伏 特的DC偏压。另一方面，亦可同时结合DC偏压与准直仪的使用。有时需要在真空、&或&/02混合的环境中进行后沉积的退火处 理，以促进金属氧化物中的氧分子扩散。退火温度的通常范围为400C 至600C，退火时间则低于2小时。3. 氧化利用高温炉或RTP等高温氧化系统。温度范围约为200C 至700C，以纯02或02/%混合气体，在几个mtorr至latm的压力下 进行反应。时间的范围可为几分钟至几个小时。另一氧化方法为等离 子体氧化。以RF或DC来源的等离子体，以纯02、 Ar/02或Ar/N2/02 混和气体，在lmtorr至100mtorr的压力下，氧化Ni、 Ti、 Al、 W、 Zn、 Zr、或Cu等金属表面。氧化时间的范围则可为几秒钟至几分钟。 氧化温度的范围，为室温至300C，依据等离子体氧化的程度而有所 不同。4. 高分子材料-TCNQ掺杂Cu、 C6Q、 Ag等 PCBM-TCNQ混合高分子
制作方法1. 蒸镀利用热蒸镀、电子束蒸镀、或分子束磊晶(MBE)系统。固态TCNQ与掺杂物质共同在单一反应箱中蒸发。固态的TCNQ与掺杂 物质置放在钨舟、钽舟、或陶瓷舟之中。可施加高电流或电子束以熔 化来源，以便将材料混和，并沉积在晶圆片之上。其中无高活性的化 学成分或气体。沉积的压力约为10-4torr至10-10torr，晶圆片温 度范围则为室温至200C。沉积后，有时需要在真空或N2环境中进行的退火，以增进高分子 材料的组成分布。退火温度范围约为室温至300C，退火时间则低于1 小时。2. 旋涂法利用旋涂仪，以掺杂的TCNQ溶液，在1000rpm以下 的旋转速度进行旋涂。旋涂后，静置晶圆片，以在室温至200C的温 度范围内，等待固态相的形成。等待的时间范围可由几分钟至几天， 依据温度与形成条件而有所不同。其他关于制作、组成材料、使用、与操作相变化随机存取存储元 件的信息，请参照美国专利申请号11/155,067，申请日期2005年6 月 17 日，名称为"Thin Film Fuse Phase Change Ram And Manufacturing Method", Attorney Docket No. MXIC 1621-1。上述说明可能采用例如以上、以下、顶部、底部、上方、下方等 词汇。这些词汇用以协助了解发明内容，而非限制其范围。参考前述优选实施例以及其他详细说明范例，本发明内容已公开 如上，应该了解，上述范例仅作为例示之用，非用以限制本发明的范 围。本领域技术人员应可对上述范例进行更改或组合，其内容仍应属 于本发明的范畴，并受到下述权利要求书的限制。任何或所有的专利、专利申请、以及书面公开内容，若涉及上述 内容，均包含在参考文献中。
权利要求
1、一种制作存储单元元件的方法，所述元件包含存储材料元素，所述存储材料元素可由施加能量来改变电性，所述方法包含在衬底上沉积第一导电层；在所述第一导电层上沉积第一电介质材料层；在所述第一电介质材料层上沉积第二电介质材料层；形成穿越所述第一电介质材料层与所述第二电介质材料层的第一空洞，以便条在所述第一导电层上制作第一电极条，所述第一空洞的边界为侧壁；蚀刻所述侧壁的一部分，所述部分由所述第一电介质材料层所界定，以便制作凹陷区域，而所述凹陷区域介于所述第一电极条与所述第二电极材料层之间；在所述第一空洞中沉积第三电介质材料，沉积所述第三电介质材料的步骤为在所述凹陷区域中建立孔洞，而所述空洞开口直至所述第一电极条；形成第二空洞，所述第二空洞穿越所述第三电介质材料与所述第二电介质材料，并穿越所述第一电极条，以(1)由所述第一电极条建立第一电极，并(2)贯穿所述孔洞，使得所述孔洞包含未与所述第二空洞对准的第一空洞部分，及与所述第二空洞对准的第二孔洞部分；填充所述第二孔洞部分与至少一部分的第二空洞，填充材料为第四电介质材料，同时至少保持部分的所述第一孔洞部分开口；去除在所述第一电介质材料层之上的所述第二电介质材料层与部分的所述第三、第四电介质材料，以裸露所述第一孔洞部分；施加存储材料至所述第一孔洞部分，以建立存储材料元素，同时所述存储材料元素与所述第一电极具有电接触；在所述第一电介质材料层的外表面上施加第二电极导电层，同时与所述存储材料元素具有电接触。
2、 如权利要求l所述的方法，其中所述第三、第四电介质材料 与所述第二电介质材料层所用的材料相同。
3、 如权利要求1所述的方法，其中所述第三电介质材料沉积的 步骤，为在所述第二电介质材料层上沉积所述第三电介质材料层。
4、 如权利要求1所述的方法，其中施加所述存储材料的步骤， 包含在所述第一电介质材料层的外表面上施加存储材料，同时还包含 去除所述存储材料以裸露所述第一电介质材料层的外表面。
5、 如权利要求1所述的方法，其中形成所述第一空洞的步骤， 包含建立以第一方向延伸的第一沟槽；另外形成所述第二空洞的步 骤，包含建立多个通常平行的沟槽，其方向大约与所述第一沟槽垂直。
6、 一种制造存储单元元件的方法，所述元件包含存储材料元素， 所述存储材料元素可利用施加能量而转换不同的电性，所述方法包 含在衬底上沉积第一导电层；在所述第一导电层上沉积第一 电介质材料层；在所述第一 电介质材料层上沉积第二电介质材料层；形成穿越所述第一电介质材料层与所述第二电介质材料层的第一沟槽，以便在所述第一导电层上制作第一电极条，所述第一空洞的边界为侧壁；蚀刻所述侧壁的一部分，所述部分由所述第一电介质材料层所界 定，以便制作凹陷区域，而所述凹陷区域介于所述第一电极条与所述 第二电极材料层之间；在所述第二电极材料层之上以及所述第一沟槽中沉积第三电介 质材料，沉积所述第三电介质材料的步骤为在所述凹陷区域中建立空 洞，而所述空洞开口直至所述第一电极条；形成多个通常平行的第二沟槽，所述第二沟槽穿越所述第二、第三电介质材料以及所述第一电极条，以(1)由所述第一电极条建立第一电极，并(2)贯穿所述孔洞，如此所述孔洞包含未与所述第二 沟槽对准的第一空洞部分，及与所述第二沟槽对准的第二孔洞部分， 所述第二沟槽的方向与所述第一沟槽为通常平行；填充所述第二孔洞部分与至少一部分的第二沟槽，填充材料为第 四电介质材料，同时至少保持部分的所述第一孔洞部分开口 ；去除在所述第一电介质材料层之上的所述第二电介质材料层与 部分的所述第三、第四电介质材料，以裸露所述第一孔洞部分；向所述第一 电介质材料层的外表面上以及所述第一孔洞部分内 施加存储材料；去除所述存储材料，以便暴露所述第一电介质材料层的所述外表 面，由此形成存储材料元素，其与所述第一电极具有电接触；以及在所述第一 电介质材料层的所述外表面上施加第二电极导电层， 同时与所述存储材料元素具有电接触。
全文摘要
一种制造存储单元元件的方法，该元件包含存储材料元素，该存储材料元素可通过施加能量来改变电性，此方法包含沉积导体层，沉积电介质材料层，并将其蚀刻，以制作第一电极与孔洞。在该孔洞中加入存储材料，以制作存储材料元素，该存储材料元素与该第一电极接触。再制作第二电极，与存储材料元素接触。
文档编号H01L45/00GK101165935SQ20071016189
公开日2008年4月23日 申请日期2007年9月27日 优先权日2006年10月18日
发明者陈介方 申请人:旺宏电子股份有限公司