非易失性半导体存储装置的制造方法

非易失性半导体存储装置的制造方法
【专利摘要】本发明提供一种非易失性半导体存储装置，其用于抑制构成位线选择电路的低电压晶体管的击穿。在P阱内，形成与非NAND串单元(NU)以及构成位线选择电路的晶体管(BLSe、BLSo、BIASe、BIASo)。在擦除动作时，将晶体管(BLSe、BLSo、BIASe、BIASo)设为浮动状态，当对P阱施加擦除电压时，晶体管(BLSe、BLSo、BIASe、BIASo)升压。当从P阱使擦除电压放电时，晶体管(BLSe、BLSo、BIASe、BIASo)的栅极通过放电电路(410)连接于基准电位，栅极电压以追随P阱电压的方式而放电。
【专利说明】
非易失性半导体存储装置
技术领域
[0001] 本发明设及一种非易失性半导体存储装置，尤其设及一种与非（Not AND,简称 NAND)型快闪存储器（flash memoir)。
【背景技术】
[0002] NAND型快闪存储器是包含存储区块阵列（memcxry block array)而构成，该存储区 块阵列是将多个NAND串（string)沿列方向配置而成。NAND串是包含串联连接的多个存储 单元（memory cell)及连接于其两端的选择晶体管（transistor)而构成，其中一个端部通 过位线化it line)侧选择晶体管而连接于位线，另一个端部通过源极线（source line)侧 选择晶体管而连接于源极线。数据（data)的读出或编程（program)(写入）是通过与NAND 串连接的位线来进行。
[000引图1是表示现有技术的NAND型快闪存储器的位线选择电路的结构图。此处，示出 了偶数位线BLe与奇数位线BLo运一对位线。位线选择电路10具有：第1选择部20,包含 位线选择晶体管BLC，该位线选择晶体管BLC用于将偶数位线BLe或奇数位线BLo连接于读 出（sence)电路；W及第2选择部30,包含偶数偏压晶体管化ias transistoiOBIASe及奇 数偏压晶体管BIASo、偶数位线选择晶体管化Se、W及奇数位线选择晶体管化So,该偶数偏 压晶体管BIASe及奇数偏压晶体管BIASo用于对偶数位线BLe及奇数位线BLo施加偏电压 VPRE，该偶数位线选择晶体管化Se用于将偶数位线BLe连接于位线选择晶体管化S，该奇数 位线选择晶体管BLSo用于将奇数位线BLo连接于位线选择晶体管BLC。此种位线选择电 路10连接于读出电路40。此处，第2选择部30形成在与形成单元阵列（cell array)的P 阱（well)区域不同的P基板上，在擦除动作时，通过对选择区块（P阱）施加擦除电压，从 而所有位线升压至擦除电压。另一方面，由于P基板为0V(接地（Ground,简称GND))，因此 构成第2选择部30的偶数偏压晶体管BIASe及奇数偏压晶体管BIASo、偶数位线选择晶体 管化Se及奇数位线选择晶体管化So包含栅极（gate)氧化膜厚且栅极长度长、并且高耐压 的高电压化i曲Voltage,简称HV)晶体管。
[0004] 在专利文献1、专利文献2及非专利文献1中，如图2所示，使位线选择电路10A的 第2选择部30A包含低电压化OW Voltage,简称LV)晶体管，在第2选择部30A与第1选择 部20之间，设置有包含高电压化V)晶体管BLS的中继部32。构成第2选择部30A的晶体管 BIASe、BIASo、BLSe、化So形成在形成NAND串单元NU的存储器阵列（memo巧array)的区块 50、即P阱60内，晶体管BIASe、BIASo、BLSe、化So是在与存储单元相同的工艺（process) 中形成的、栅极长度短且栅极氧化膜薄的低电压（LV)晶体管。中继部32的晶体管BLS配 置在形成存储单元阵列的P阱60的外侧，使第1选择部20的晶体管BLC与第2选择部30A 的晶体管分离。通过将第2选择部30A设为低电压晶体管的结构，从而削减第2选择部30A 所占用的布局（layout)面积，实现整体的存储器尺寸（memcxry size)的小型化。另一方面， 在擦除动作时，对P阱60施加约20V左右的擦除电压或擦除脉冲（pulse)，但此时，构成第 2选择部30A的所有晶体管的栅极设为浮动的oating)，晶体管的栅极因与P阱60的电容 禪合而升压至擦除电压附近。因此，不会对晶体管BIASe、BIASo、BLSe、化So的栅极氧化膜 施加大的电位差，从而避免栅极氧化膜的击穿化reak down)。 阳(Κ)日]现有技术文献
[0006] 专利文献
[0007] 专利文献1 :日本专利第5550609号公报
[0008] 专利文献2 :日本专利特开2011-23661号公报
[0009] 非专利文献 1 :Κ.福田.Et al.，"采用 24η CMOS 技术的 151mm264抓 MLC NAND 存储器"，IE邸国际固态电路会议，技术文献摘要P198-199,第11期，2011 (Κ.化kuda. Et al. , "A 151mm264抓 MLC NAND Memory in 24η, CMOS Technology" , IE邸 International Solid-State Circuit Conference, Digest of Technical Paper P198-199, Session 11，2011)

【发明内容】

[0010] [发明所要解决的问题]
[0011] 如上所述，通过将第2选择部30A的晶体管BIASe、BIASo、BLSe、化So形成在存储 器阵列的区块50即P阱60内，从而能够削减第2选择部30A的占用面积。但是，此种第2 选择部30A的结构产生如下问题。
[0012] 在擦除动作时，第2选择部30A的晶体管BIASe、BIASo、BLSe、化So被设为浮动状 态，晶体管BIASe、BIASo、BLSe、化So的栅极电压Vgate在对P阱60施加的擦除电压Vers 上升时，因与P阱电压化W的电容禪合而逐渐升压。所施加的擦除电压Vers的峰值（peak) 例如为20V左右，擦除电压Vers在固定期间内保持峰值电压，W使得从存储单元向P阱60 充分释放电子。当擦除电压Vers的施加结束时，P阱电压化W被放电，因而与此响应地，晶 体管的栅极电压Vgate也逐渐下降。
[0013] 但是，在晶体管BIASe、BIASo、BLSe、化So的栅极上连接有越过P阱60而延伸的 配线，因此栅极电压Vgate有时会受到与位于配线正下方的P型娃基板或其他阱之间的寄 生电容、及邻接的配线之间的寄生电容的影响，而不追随于P阱电压化W的降低而下降。
[0014] 图3是示意性地表示P阱电压化W及晶体管BIASe、BIASo、BLSe、化So的栅极电 压Vgate的图表（graph)。用实线表示P阱电压化W，用虚线表示栅极电压Vgate。在时刻 to,对所选择的区块的字线（word line)WL施加0V，晶体管BIASe、BIASo、BLSe、化So被设 为浮动状态。在时刻Tl，对P阱60施加擦除电压Vers。例如对P阱施加电压阶段性地变 大的擦除脉冲。响应擦除脉冲的施加，P阱电压化W开始升压。与此同时，与P阱电容禪合 的晶体管BIASe、BIASo、BLSe、化So的栅极电压Vgate升压。在时刻T2, P阱电压化W升压 至约20V，在时刻T2~T3的期间内，保持擦除所需的固定时间经过，从浮动栅极向P阱60 抽出电子。
[0015] 在进行擦除的期间T2~T3,晶体管BIASe、BIASo、BLSe、化So的栅极电压Vgate 根据与P阱60的禪合比而被设定成固定电位w下。如图3所示，若不将P阱电压化w与晶 体管的栅极电压Vgate的电位差Va设为固定值W下，则晶体管会因时间依存性的击穿经时 介电击穿特性（Time Dependent Dielectric Breakdown,简称TODB)而受到破坏。TODB是 如下所述的现象：即使未对晶体管的栅极施加高电压，但若长时间施加电压，则晶体管仍会 击穿。因此，W满足Va < TDDB的方式来设定晶体管与P阱间的禪合比。
[0016] 在时刻T3,擦除电压Vers的施加结束，P阱电压化W被放电。当开始放电时，放电 路径被连接于P阱60，通过该放电路径来释放电荷，因此P阱电压化W相对较快地下降。另 一方面，在晶体管BIASe、BIASo、BLSe、化So的栅极上，未连接有用于释放其电荷的放电路 径，进而，在栅极上连接着具有寄生电容的配线，因此栅极电压Vgate的放电速度比P阱电 压化W慢。其结果，在时刻T4,当P阱电压化W达到0V时，晶体管的栅极电压Vgate尚为电 压Vb，若Vb > TDDB，则有可能促使晶体管8^56、8^5〇、81^56、化5〇被击穿。
[0017] 因此，本发明的目的在于解决所述现有技术的问题，提供一种半导体存储装置，其 用于抑制构成位线选择电路的低电压晶体管的击穿。 阳〇1引[解决问题的技术手段]
[0019] 本发明的半导体存储装置包括：存储单元阵列，形成有多个与非串，所述与非串是 可电性重写的存储单元串联连接而成；擦除部件，擦除所述存储单元阵列的所选择的区块 内的存储单元；W及位线选择电路，选择分别与所述与非串连接的位线，构成所述位线选择 电路的至少1个位线选择晶体管形成在阱内，所述阱形成存储单元，所述擦除部件包括：第 1部件，对所选择的区块的阱施加擦除电压；第2部件，将所选择的区块的阱内形成的所述 至少1个位线选择晶体管设为浮动状态；W及第3部件，在使所选择的区块的阱的电压放电 时，使所述至少1个位线选择晶体管的栅极放电至基准电位。
[0020] 优选的是，所述第3部件在所述至少1个位线选择晶体管的栅极与基准电位之间 生成放电路径。
[0021] 优选的是，所述第3部件包含第1放电晶体管，所述第1放电晶体管用于在所述至 少1个位线选择晶体管的栅极与基准电位之间生成放电路径，且所述第1放电晶体管在所 述阱的电压被放电时导通。
[0022] 优选的是，所述第3部件包含至少1个二极管，所述至少1个二极管在所述至少1 个位线选择晶体管的栅极与基准电位之间，串联连接于所述第1放电晶体管。
[0023] 优选的是，所述至少1个二极管在放电期间内使所述至少1个位线选择晶体管的 栅极与所述阱之间产生固定的电位差，所述固定的电位差小于所述至少1个位线选择晶体 管的经时介电击穿。
[0024] 优选的是，所述第3部件包含第2放电晶体管及第3放电晶体管，所述第2放电晶 体管用于在所述阱与基准电位之间生成放电路径，所述第3放电晶体管用于在跟所述阱的 与非串共同连接的源极线与基准电位之间生成放电路径，对于第1放电晶体管、第2放电晶 体管及第3放电晶体管的各栅极，供给共用的放电使能信号。
[0025] 优选的是，当所述阱的电压及所述源极线的电压通过第2放电晶体管及第3放电 晶体管而放电至基准电位为止时，所述至少1个二极管具有比所述至少1个位线选择晶体 管的阔值大的阔值。
[00%] 优选的是，所述至少1个位线选择晶体管包含用于选择偶数位线的偶数位线选择 晶体管、及用于选择奇数位线的奇数位线选择晶体管，所述偶数位线选择晶体管及所述奇 数位线选择晶体管W两者的共用节点的电压放电至基准电位的方式而导通。
[0027] 优选的是，所述至少1个二极管包含耐压比所述至少1个位线选择晶体管高的晶 体管。
[0028] 优选的是，所述位线选择电路包含对偶数位线施加偏电压的偶数偏压晶体管、及 对奇数位线施加偏电压的奇数偏压晶体管，所述第3部件使所述偶数偏压晶体管及所述奇 数偏压晶体管的各栅极放电。
[0029] (发明的效果）
[0030] 根据本发明，在至少1个位线选择晶体管的栅极与基准电位之间生成放电路径， 因此位线选择晶体管的栅极电压追随于P阱的擦除电压，即使将位线选择晶体管设为低电 压结构，也能够避免其击穿。
【附图说明】
[0031] 图1是表示现有技术的NAND型快闪存储器的位线选择电路的结构图；
[0032] 图2是表示现有技术的NAND型快闪存储器的位线选择电路的结构图；
[0033] 图3是表示现有技术的NAND型快闪存储器的P阱电压与位线选择电路的晶体管 的栅极电压的图表；
[0034] 图4是表示本发明实施例的NAND型快闪存储器的整体结构的一例的框图；
[0035] 图5是表示NAND串的等效电路图；
[0036] 图6是表示存储单元阵列结构的概略剖面图；
[0037] 图7是表示构成位线选择电路的偶数位线选择晶体管的浮动及放电的结构示意 图；
[0038] 图8是对擦除动作时的擦除电压与放电的时间关系进行说明的时间图（time chart)；
[0039] 图9是表示构成位线选择电路的晶体管的栅极电压与P阱电压的关系图。 W40] 附图标记说明： W41] 10、10A :位线选择电路； 阳042] 20 :第1选择部；
[0043] 30、30A:第 2 选择部；
[0044] 32:中继部；
[0045] 40:读出电路；
[0046] 50、BLK (0)~BLK (m):区块；
[0047] 60、230:P 阱； W48] 100 :快闪存储器； W例 110:存储器阵列；
[0050] 120 :输入/输出缓冲器； 阳05U 130:地址寄存器； 阳05引140 :高速缓冲存储器； 阳05引 150 :控制器；
[0054] 160 :字线选择电路； 阳05引 170 :页面缓冲器/读出电路；
[0056] 180 :列选择电路；
[0057] 190 :内部电压产生电路； 阳05引 200 :系统时钟产生电路；
[0059] 210 :娃基板；
[0060] 220 :N 阱； 阳OW] 222:n+扩散区域；
[0062] 250、260 :n 型扩散区域； 阳〇6引 270:p+扩散区域； W64] 280 :接触部； W65] 290、292 :扩散区域；
[0066] 300:驱动电路；
[0067] 400:放电电路；
[0068] 410:第1放电电路； 柳例 420:第2放电电路；
[0070] Αχ :行地址信息； 阳0川 Ay:列地址信息； 阳07引 BIASe :偶数偏压晶体管； 阳07引 BIASo :奇数偏压晶体管；
[0074] BL0~化η :位线；
[00巧]化C :位线选择晶体管； 阳076] BLe :偶数位线；
[0077] BLo :奇数位线；
[0078] 化S :位线选择晶体管；
[00巧]BLSe :偶数位线选择晶体管；
[0080] BLSo :奇数位线选择晶体管；
[0081] C1、C2、C3 :控制信号；
[0082] CLK:内部系统时钟；
[0083] D1、D2:二极管；
[0084] DEN:放电使能信号； 阳0财阳N :浮动使能信号；
[0086] H、L :电平；
[0087] L1、L2:配线；
[0088] MC0~MC31 :存储单元；
[0089] N :节点；
[0090] NU:NAND 串单元； 阳0川 Q1 :驱动晶体管；
[0092] Q2、Q3、Q4、Q5 :放电晶体管；
[0093] SGD、SGS :选择栅极线； 阳〇94] 化：源极线； 阳0巧]Τ0、Τ1、Τ2、Τ3、Τ4 :时刻； [0096] TD :位线侧选择晶体管；
[0097] TS :源极线侧选择晶体管；
[0098] WL0 ~WL31:字线；
[0099] Va :电位差；
[0100] Vb:电压； 阳101] Vers :擦除电压；
[0102] Vgate :栅极电压；
[0103] 化ass :通过电压； 阳104] VPRE:假想电位； 阳1化]化rog :编程电压； 阳106] Vpw:P阱电压；
[0107] 化ead:读出电压； 阳108] Vth:阔值。
【具体实施方式】
[0109] W下，参照附图来详细说明本发明的实施方式。另外，应留意的是，附图中，为了便 于理解而强调表示各部分，与实际元件（device)的比例（scale)并不相同。
[0110] 图4是表示本发明实施例的NAND型快闪存储器的一结构例的框图。如该图4 所示，快闪存储器100包括：存储器阵列110,形成有排列成矩阵状的多个存储单元；输 入/输出缓冲器化Uffer)120,连接于外部输入/输出端子I/O;地址寄存器（acMress register) 130,接收来自输入/输出缓冲器120的地址数据；高速缓冲存储器（cache memo巧）140,保持输入/输出的数据；控制器150,生成控制信号Cl、C2、C3等，该控制信号 C1、C2、C3等是基于来自输入/输出缓冲器120的命令数据（command data)及外部控制信 号（未图示的忍片使能或地址锁存使能（acWress latch en油le)等）来控制各部分；字线 选择电路160,对来自地址寄存器130的行地址信息Αχ进行解码（decode)，并基于解码结 果来进行区块的选择及字线的选择等；页面缓冲器/读出电路170,保持通过位线而读出的 数据，或者通过位线来保持编程数据等；列选择电路180,对来自地址寄存器130的列地址 信息Ay进行解码，并基于该解码结果来进行位线的选择等；内部电压产生电路190,生成用 于进行数据的读出、编程（写入）及擦除等所需的电压（编程电压化rog、通过（pass)电压 化ass、读出电压化eat擦除电压Vers (包括擦除脉冲等））；W及系统时钟产生电路200， 产生内部系统时钟化K。 阳11U 存储器阵列110具有沿列方向配置的多个区块BLK(0)、BLK(1)、…、BLK(m)。在区 块的其中一个端部，配置有页面缓冲器/读出电路170。但是，页面缓冲器/读出电路170 也可配置在区块的另一个端部或者配置在两侧的端部。 阳11引在1个区块中，如图5所示，形成有多个将多个存储单元串联连接而成的NAND串 单元NU，在1个区块内，沿行方向排列有n+1个串单元NU。串单元NU包括：串联连接的多 个存储单元MCi(i =0、1、···、31);位线侧选择晶体管TD，连接于其中一个端部即存储单元 MC31 ; W及源极线侧选择晶体管TS，连接于另一个端部即存储单元MC0,位线侧选择晶体管 TD的漏极（化ain)连接于对应的1条位线化，源极线侧选择晶体管TS的源极连接于共用 的源极线化。存储单元MCi的控制栅极连接于字线WLi，在位线侧选择晶体管TD的栅极连 接有选择栅极线SGD，在源极线侧选择晶体管TS上连接有选择栅极线SGS。字线选择电路 160在基于行地址Αχ来选择区块时，通过该区块的选择栅极线SGS、SGD来选择性地驱动选 择晶体管TD、TS。
[0113] 存储单元典型的是具有金属氧化物半导体（Metal Oxide Semicon化ctor，简称 MO巧结构，该MOS结构包括：作为N型扩散区域的源极/漏极，形成在P阱内；隧道（tunnel) 氧化膜，形成在源极/漏极间的沟道（channel)上；浮动栅极（电荷蓄积层），形成在隧道 氧化膜上；W及控制栅极，通过介电质膜而形成在浮动栅极上。当浮动栅极中未蓄积有电荷 时，即写入有数据"1"时，阔值处于负状态，存储单元的控制栅极为0V而导通。当在浮动栅 极中蓄积有电子时，即写入有数据"0"时，阔值转变（shift)为正，存储单元的控制栅极为 0V而断开。其中，存储单元并不限于存储单个位，也可存储多个位。
[0114] 列选择电路180包含图2所示的位线选择电路30A。位线选择电路30A W后述的 方式形成在形成存储单元的P阱内。优选的是，位线选择电路30A分别形成在各区块的P阱 内。位线选择电路30A的动作在读出、编程、擦除时由控制器150予W控制。例如，在进行 所选择的页面的读出的情况下，当偶数位线BLe被选择时，奇数位线BLo为非选择，偶数位 线选择晶体管BLSe、位线选择晶体管BLS导通，奇数位线选择晶体管BLSo断开，偶数偏压晶 体管BIASe断开，奇数偏压晶体管BIASo导通，从假想电源VPRE供给屏蔽（shield)电位。 而且，当奇数位线BLo被选择时，偶数位线BLe为非选择，奇数位线选择晶体管化So、位线选 择晶体管BLS导通，偶数位线选择晶体管化Se断开，奇数偏压晶体管BIASo断开，偶数偏压 晶体管BIASe导通，从假想电源VPRE供给屏蔽电位。在编程时，奇数偏压晶体管BIASo、偶 数偏压晶体管BIASe可将来自假想电源VPRE的编程禁止电压供给至写入禁止的位线。
[0115] 如下的表格是表不在快闪存储器的各动作时施加的偏电压的一例的表（t油le): 阳116]
阳117] 在读出动作时，对位线施加某正电压，对所选择的字线施加某电压（例如0V)，对 非选择字线施加通过电压化ass (例如4. 5V)，对选择栅极线SGD、SGS施加正电压（例如 4. 5V)，使位线侧选择晶体管TD、源极线侧选择晶体管TS导通，对共用源极线施加0V。在编 程（写入）动作时，对所选择的字线施加高电压的编程电压化rog(15V~20V)，对非选择 的字线施加中间电位（例如10V)，使位线侧选择晶体管TD导通，使源极线侧选择晶体管TS 断开，并将与"0"或"1"的数据相应的电位供给至位线BL。在擦除动作时，对区块内的被选 择的字线施加0V，对P阱施加高电压（例如20V)作为擦除电压Vers,将浮动栅极的电子抽 出至基板，由此w区块为单位来擦除数据。
[0118] 图6是表示存储单元阵列的概略剖面图，应留意的是，此处仅例示了连接于偶数 位线BLe的NAND串单元NU、W及构成位线选择电路30A的偶数位线选择晶体管化Se及偶 数偏压晶体管BIASe。在P型的娃基板210内形成N阱220,在N阱220内形成P阱230。1 个P阱230对应于1个区块，在P阱230内形成构成NAND串单元NU的晶体管。进而，在P 阱230内，形成构成图2所示的第2选择部30A的偶数位线选择晶体管化Se及偶数偏压晶 体管BIASe。
[0119] 源极线化连接于源极线侧选择晶体管TS的η型扩散区域250,偶数位线BLe连 接于位线侧选择晶体管TD的η型扩散区域260。P阱230的P+扩散区域270与N阱220 的η+扩散区域222连接于Ν阱/Ρ阱共用的接触部（contact) 280。共用的接触部280连 接于内部电压产生电路190,例如在擦除动作时被施加擦除电压Vers,或者通过接触部280 来使P阱的电压放电。而且，偶数位线BLe连接于扩散区域290,该扩散区域290形成P阱 230内所形成的偶数位线选择晶体管BLSe与偶数偏压晶体管BIASe的共用节点，假想电源 VPRE连接于偶数偏压晶体管BIASe的另一个扩散区域292。偶数位线选择晶体管化Se及 偶数偏压晶体管BIASe是通过与存储单元相同的工艺形成的低电压的N型M0S晶体管。 阳120] 图7是表示连接于位线选择电路的放电电路及驱动电路的图。其中应留意的是， 此处仅示出了与构成位线选择电路30A的偶数位线选择晶体管化Se连接的放电电路及驱 动电路。图7中的PW指P阱。构成位线选择电路30A的其他奇数位线选择晶体管化So、偶 数偏压晶体管BIASe及奇数偏压晶体管BIASo连接于与偶数位线选择晶体管化Se同样的 放电电路及驱动电路。
[0121] 列选择电路180包含驱动电路300及放电电路400。驱动电路300及放电电路 400形成在P型的娃基板内，或者形成在与P阱230不同的阱内。在与偶数位线选择晶体管 化Se的栅极连接的节点N上，通过配线L1而连接有驱动电路300。驱动电路300包含连接 于节点N的N型的驱动晶体管Q1。在驱动晶体管Q1的栅极上，连接有浮动使能信号FEN， 在进行擦除动作的期间内，浮动使能信号FEN迁移至L电平（level)，驱动晶体管Q1断开。 由此，偶数位线选择晶体管化Se被设为浮动状态。另外，驱动电路300在读出时或编程时 适当地对驱动晶体管Q1进行驱动，但此处省略其说明。
[0122] 进而，在偶数位线选择晶体管化Se的栅极上，通过配线L2而连接有放电电路400。 放电电路400包括在擦除动作时使偶数位线选择晶体管化Se的栅极放电的第1放电电路 410 W及使P阱230、源极线化及假想电源VPRE的节点放电的第2放电电路420。
[0123] 第1放电电路410包括与偶数位线选择晶体管化Se的栅极串联连接的2个二极 管D1、D2 W及放电晶体管Q2。放电晶体管Q2连接于二极管D2与基准电位（GND)之间，在 其栅极上连接有放电使能信号DEN。当放电使能信号DEN设为Η电平时，放电晶体管Q2导 通，偶数位线选择晶体管化Se的栅极通过配线L2电连接于基准电位，在节点Ν与基准电位 之间生成放电路径。
[0124] 二极管D1、D2分别具有阔值Vth，通过将2个二极管D1、D2串联连接，从而对偶数 位线选择晶体管化Se的栅极施加从基准电位偏移2Vth的偏电压。二极管D1、D2在P阱电 压化W被放电时，使节点N的电压追随P阱电压化W，W从P阱电压化W大致变小2Vth，且 当P阱电压化W放电至大致0V时，使偶数位线选择晶体管化Se导通。本例中，将2个二极 管Dl、D2串联连接，但运只是一例，二极管的数量未必限定于此。对于二极管的数量而言， 只要节点N与P阱电压化W之差为TODB的击穿电压W下、且比偶数位线选择晶体管化Se 的阔值大的值即可。另外，二极管D1、D2及放电晶体管Q2包含电压比偶数位线选择晶体管 化Se局的晶体管。 阳1巧]第2放电电路420包含连接于P阱230的放电晶体管Q3、连接于源极线化的放电 晶体管Q4及连接于假想电源VPRE的放电晶体管Q5。在放电晶体管Q3、Q4、Q5的各栅极上， 共同连接有放电使能信号DEN，当放电使能信号DEN为Η电平时，放电晶体管Q3、Q4、Q5导 通，Ρ阱230、源极线化、假想电位VPRE电连接于基准电位，进行放电。放电晶体管Q3、Q4、 Q5包含电压比偶数位线选择晶体管化Se高的晶体管。
[0126] 接下来，参照图8的时间图来说明本实施例的擦除动作。当从外部的主机化ost) 装置对快闪存储器100发送擦除命令及行地址等时，控制器150选择应擦除的区块，执行擦 除序列（sequence)。在时刻T0,驱动电路300将浮动使能信号FEN迁移至L电平，使驱动 晶体管Q1断开。由此，所选择的区块的P阱230内的晶体管BIASe、BIASo、BLSe、化So成 为浮动状态。而且，所选择的区块的位线侧选择晶体管TD及源极线侧选择晶体管TS被设 为浮动状态，对字线施加0V。然后，在时刻T1，由内部电压产生电路190所产生的擦除电压 Vers通过接触部280而施加至P阱230及N阱220。伴随擦除电压Vers的施加，P阱电压 化W在时刻T2~T3达到约20V，在此期间，所选择的区块的存储单元被擦除。在时刻T3， 结束擦除电压Vers的施加，在时刻T3~T4,放电使能信号DEN迁移至Η电平，放电晶体管 92,93、94、95导通。由此，在晶体管8^56、8^5〇、81^56、化5〇的各栅极与基准电位之间生 成放电路径，进而，在Ρ阱230、源极线化、假想电源VPRE与基准电位之间生成放电路径，晶 体管BIASe、BIASo、化Se、BLSo的各栅极、Ρ阱、源极线化、假想电源VPRE通过各放电路径 而放电。
[0127] 图9是表示P阱电压化W与晶体管BIASe、BIASo、BLSe、化So的栅极电压Vgate 的关系的图。如图8中说明般，在时刻Τ3,擦除电压Vers的施加结束，同时，放电使能信号 DEN变为有效（active)，P阱、源极线化、假想电源VPRE及晶体管BIASe、BIASo、BLSeJLSo 的各栅极的电荷通过放电路径而放电至基准电位。
[0128] 晶体管BIASe、BIASo、BLSe、化So的栅极电压Vgate因与P阱230的电容禪合而 下降，除此W外，因配线L2、二极管D1、D2及放电晶体管Q2的放电路径的生成而促进放电。 栅极电压Vgate W与P阱230的电位差不会超过约2Vth的方式追随于P阱电压化W。良P， 栅极电压Vgate的放电斜率大致近似于P阱电压化W的放电斜率，W 2Vth之差追随于P阱 电压化W。因而，在放电期间内，对晶体管BIASe、BIASo、BLSe、化So施加的电压W变得比 TDDB的击穿电压小的方式而受到控制。 阳129] 而且，在时刻Τ4，Ρ阱电压化W、源极线化、假想电源VPRE的节点放电至大致0V为 止。另一方面，晶体管8^56、8^5〇、81^56、化5〇的栅极电压￥旨曰16通过二极管01、02而放 电至约2Vth为止。此处，若偶数位线选择晶体管化Se与奇数位线选择晶体管化So的共用 节点BLn的放电慢，而导致其电压维持高的状态，则低电压的偶数位线选择晶体管BLSe及 奇数位线选择晶体管化So有可能发生击穿。但是，若P阱电压化W变为0V，则位线化的电 压也将变为0V，若栅极电压Vgate为2Vth，则偶数位线选择晶体管BLSe与奇数位线选择晶 体管化So导通，因此共用节点BLn电连接于GND，因此可使共用节点BLn的电压放电至约 ον。
[0130] 如此，根据本实施例，在擦除动作时，使位线选择电路30Α的晶体管BIASe、BIASo、 BLSe、化So的各栅极借助与P阱230的电容禪合而升压，随后，在使P阱电压放电时，W追 随于P阱电压的放电的方式来使各栅极通过放电路径而放电，因此可抑制晶体管BIASe、 BIASo、BLSe、化So因 TODB等而击穿的现象。 阳131] 另外，所述实施例中，示出了存储单元存储1位的数据的例子，但存储单元也可存 储多位的数据。进而，所述实施例中，示出了 NAND串形成在基板表面的例子，但NAND串也 可立体地形成在基板表面。
[0132] 如上所述，对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实 施方式，在本发明的主旨的范围内可进行各种变形、变更。
[0133] 最后应说明的是：W上各实施例仅用W说明本发明的技术方案，而非对其限制； 尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其 依然可W对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征 进行等同替换；而运些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技 术方案的范围。
【主权项】
1. 一种半导体存储装置，其特征在于，包括： 存储单元阵列，形成有多个与非串，所述与非串是可电性重写的存储单元串联连接而 成； 擦除部件，擦除所述存储单元阵列的所选择的区块内的存储单元；以及 位线选择电路，选择分别与所述与非串连接的位线， 构成所述位线选择电路的至少1个位线选择晶体管形成在阱内，所述阱形成存储单 元， 所述擦除部件包括： 第1部件，对所选择的区块的阱施加擦除电压； 第2部件，将所选择的区块的阱内形成的所述至少1个位线选择晶体管设为浮动状态； 以及 第3部件，在使所选择的区块的阱的电压放电时，使所述至少1个位线选择晶体管的栅 极放电至基准电位。2. 根据权利要求1所述的半导体存储装置，其特征在于， 所述第3部件在所述至少1个位线选择晶体管的栅极与基准电位之间生成放电路径。3. 根据权利要求1或2所述的半导体存储装置，其特征在于， 所述第3部件包含第1放电晶体管，所述第1放电晶体管用于在所述至少1个位线选 择晶体管的栅极与基准电位之间生成放电路径，且所述第1放电晶体管在所述阱的电压被 放电时导通。4. 根据权利要求3所述的半导体存储装置，其特征在于， 所述第3部件包含至少1个二极管，所述至少1个二极管在所述至少1个位线选择晶 体管的栅极与基准电位之间，串联连接于所述第1放电晶体管。5. 根据权利要求4所述的半导体存储装置，其特征在于， 所述至少1个二极管在放电期间内使所述至少1个位线选择晶体管的栅极与所述阱之 间产生固定的电位差，所述固定的电位差小于所述至少1个位线选择晶体管的经时介电击 穿。6. 根据权利要求1或2所述的半导体存储装置，其特征在于， 所述第3部件包含第2放电晶体管及第3放电晶体管，所述第2放电晶体管用于在所 述阱与基准电位之间生成放电路径，所述第3放电晶体管用于在跟所述阱的与非串共同连 接的源极线与基准电位之间生成放电路径，对于第1放电晶体管、第2放电晶体管及第3放 电晶体管的各栅极，供给共用的放电使能信号。7. 根据权利要求6所述的半导体存储装置，其特征在于， 当所述阱的电压及所述源极线的电压通过第2放电晶体管及第3放电晶体管而放电至 基准电位为止时，所述至少1个二极管具有比所述至少1个位线选择晶体管的阈值大的阈 值。8. 根据权利要求6所述的半导体存储装置，其特征在于， 所述至少1个位线选择晶体管包含用于选择偶数位线的偶数位线选择晶体管、及用于 选择奇数位线的奇数位线选择晶体管，所述偶数位线选择晶体管及所述奇数位线选择晶体 管以两者的共用节点的电压放电至基准电位的方式而导通。9. 根据权利要求1或2所述的半导体存储装置，其特征在于， 所述至少1个二极管包含耐压比所述至少1个位线选择晶体管高的晶体管。10. 根据权利要求1或2所述的半导体存储装置，其特征在于， 所述位线选择电路包含对偶数位线施加偏电压的偶数偏压晶体管、及对奇数位线施加 偏电压的奇数偏压晶体管，所述第3部件使所述偶数偏压晶体管及所述奇数偏压晶体管的 各栅极放电。
【文档编号】G11C16/24GK105989886SQ201510084282
【公开日】2016年10月5日
【申请日】2015年2月16日
【发明人】荒川贤, 荒川贤一
【申请人】华邦电子股份有限公司