一种记忆细胞及具所述记忆细胞的内容可定址记忆体的制作方法
【专利摘要】一种记忆细胞及具所述细胞的内容可定址记忆体，内容可定址记忆体具有写入模式及搜寻模式，记忆细胞括储存开关单元、记忆单元、比对开关单元及放电开关单元，储存开关单元受字线开启信号驱动导通，记忆单元于写入模式且储存开关单元被驱动导通时，接收位元线或来源线传输的写入资料并储存，比对开关单元于搜寻模式时受来自于比对线传输的比对资料驱动导通，放电开关单元于搜寻模式且比对线传输的比对资料与被储存的写入资料不相同时，放电开关单元受检测电压驱动导通，使吻合线输出预传输至比对器的基准信号被转传输至参考电位。
【专利说明】
一种记忆细胞及具所述记忆细胞的内容可定址记忆体
技术领域
[0001]本发明是关于一种可应用于电阻式内容可定址记忆体的记忆细胞，特别是一种可简化电路结构的记忆细胞及具所述记忆细胞的内容可定址记忆体。
【背景技术】
[0002]现今由于能源意识的抬头，低功率消耗与小面积设计已是手持式、穿载式、无线感测网路等之电子产品不可或缺的设计重点。然而记忆体往往占据系统晶片功率消耗与面积比例较大，使得电子产品的功率消耗的降低有限，整体面积的尺寸亦难以得到较佳的缩减。
[0003]为解决上述问题，目前是以电阻式内容可定址记忆体单元做为习知记忆体的改良，由于电阻式内容可定址记忆体单元可应用于手持式、穿载式、无线感测网路等的资料快速比对装置，为比对永久参考资料故而使用非挥发性记忆体，在新兴非挥发性记忆体中电阻式记忆体拥有快速写入、读取、低功率消耗、高面积密度、相容于CMOS制程的特性。
[0004]但是，传统的电阻式内容可定址记忆体单元必需使用双电压源，因此需另外于电路中另设置一电荷帮浦电路或其他各种电压转换电路，但是这样的设计不仅会增加电路整体使用面积，更增加写入与搜寻时所需的功率消耗，也降低了资料写入与比对速度，因此，如何降低相关的电子元件的使用，将会本案所要重视的问题与焦点。
【发明内容】
[0005]为解决上述问题，本发明之一目的在提供一种无需另外设置电荷帮浦电路或其他各种电压转换电路的记忆细胞。
[0006]本发明之另一目的在提供一种可降低电路使用面积的记忆细胞。
[0007]本发明之又一目的在提供一种可降低写入与搜寻功率消耗，提升写入与比对速度的记忆细胞。
[0008]本发明之再一目的在提供一种采用上述记忆细胞的内容可定址记忆体。
[0009]本发明之一实施例提出一种内容可定址记忆体的记忆细胞，内容可定址记忆体具有一写入模式及一搜寻模式，并由多个记忆细胞组成一记忆体阵列，且记忆细胞是导接至一字线、一位元线、一来源线及两个比对线，当内容可定址记忆体是呈写入模式，接收字线传输的一开启信号时，接收位元线或来源线传输的一写入资料；当内容可定址记忆体是呈搜寻模式时，接收字线传输的一开启信号时，接收比对线传输的比对资料，接收位元线传输的一检测电压，由一吻合线传输一基准信号至一比对器，以比对器接收到基准信号做为搜寻资料是否在记忆体内的判断依据，其中记忆细胞包括一组储存开关单元、一组记忆单元、一组比对开关单元及一放电开关单元，其中储存开关单元是受字线开启信号驱动导通，记忆单元是于写入模式且储存开关单元被驱动导通时，接收位元线或来源线传输的写入资料并储存，比对开关单元是于搜寻模式时受来自于前述的比对线传输的比对资料驱动导通，放电开关单元是于搜寻模式且比对线传输的比对资料与已被记忆单元所储存的写入资料不相同时，放电开关单元受检测电压驱动导通，使吻合线预传输至比对器的基准信号被转传输至一参考电位。
[0010]本发明之另一实施例提出一种电阻式内容可定址记忆体装置，其包括有一第一电流方向选择器、一第二电流方向选择器、一位址解码器、一比对器及一由多个记忆细胞组成的记忆体阵列，其中第二电流方向选择器与第一电流方向选择器相互导接的有多个位元线及多个来源线，位元线的电流传输方向是从第一电流方向选择器流向第二电流方向选择器，来源线的电流传输方向是从第二电流方向选择器流向第一电流方向选择器，并由位元线或来源线传输一写入资料，以及由位元线传输一检测电压，位址解码器具有多个字线及多个吻合线，当内容可定址记忆体呈写入模式时位址解码器接收一个别开启指令，依据个别开启指令选择其中之一对应的字线并传输一开启信号，当内容可定址记忆体呈搜寻模式时位址解码器接收一全部开启指令，依据全部开启指令选择全部的字线并传输开启信号，以及全部的吻合线传输各基准信号，比对器是接收各吻合线传输的基准信号，当比对器接收到基准信号时判断比对资料是否储存在记忆体内，记忆体阵列是多个如前所述的记忆细胞所组成。
[0011]本发明是改良传统电阻式内容可定址记忆体的电路结构，可减少金属走线数，能够有效降低记忆细胞面积，同时可降低写入与搜寻功率消耗，并提升写入与比对速度，更进一步降低功率延迟时间乘积(Power Delay Product，PDP)与能量延迟时间乘积(EnergyDelay Product，EDP)。而且，无需另外设置电荷帮浦电路或其他各种电压转换电路，使能够有效降低电路使用面积。
【附图说明】
[0012]为让本发明的叙述和其它目的、特征、优点与实施例能更明显易懂，所附图式的说明如下:
[0013]图1是根据本案一实施例之内容可定址记忆体的示意图；
[0014]图2是图1之内容可定址记忆体的记忆细胞的电路图；
[0015]图3是图1之内容可定址记忆体的电流方向选择器的电路图；
[0016]图4是图3之电流方向选择器的信号导接示意图；
[0017]图5是图1之内容可定址记忆体的吻合线读取放大器的电路图。
【具体实施方式】
[0018]为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的车辆数据整合之方法其【具体实施方式】、结构、特征及其功效，详细说明如后。
[0019]图1是绘示依照本发明一实施例的内容可定址记忆体。内容可定址记忆体在操作过程中包含有两种操作模式，一种为写入模式，另一为搜寻模式，其中内容可定址记忆体主要包括一第一电流方向选择器1、第二电流方向选择器2、位址解码器3、记忆体阵列5、比对器6及一时序控制器7，其中记忆体阵列5是由多个记忆细胞组合而成，一并参考图2所示，是绘示本
【发明内容】
可定址记忆体的记忆细胞50的电路图。
[0020]第一电流方向选择器I与第二电流方向选择器2相互导接有多个位元线BL及多个来源线SL，位元线BL的电流传输方向是从第一电流方向选择器I流向第二电流方向选择器2，来源线SL的电流传输方向是从第二电流方向选择器2流向第一电流方向选择器I，并由位元线BL或来源线SL传输一写入资料，以及搜寻模式时由位元线BL传输一检测电压，而时序控制器7则是接收一时脉信号CLK，并据以产生一组控制信号，并且分别控制第一电流方向选择器I及第二电流方向选择器2的驱动时间，令位元线BL与来源线SL被导通的时间分别不同。
[0021]—并参考图3及图4所示，是本例之第一电流方向选择器I与第二电流方向选择器2的电路示意图，其中第一电流方向选择器I与第二电流方向选择器2分别间隔设置有P型电晶体及N型电晶体，并由时序控制器7产生八组不同的控制信号，在本例中例示为Set_w0、Set_wl、Reset_Gnd_wO、Reset_Gnd_wl、Reset_wO、Reset_wl、Set_Gnd_wO、Set_Gnd_wl，并依据内容可定址记忆体的写入模式或搜寻模式来决定电流传输方向的控制。另方面，为能调控时脉信号CLK的信号能量，在本例中内容可定址记忆体更可设置一脉宽调变产生器8，提供调变时脉信号的脉波宽度，再将调变后的时脉信号传输至时序控制器7。
[0022]位址解码器3具有多个字线WL，当本案之内容可定址记忆体呈写入模式时，位址解码器3接收一个别开启指令，并依据个别开启指令选择对应所述的所有字线WL其中之一传输一开启信号。当内容可定址记忆体呈搜寻模式时位址解码器3则接收一全部开启指令，依据全部开启指令选择全部的字线WL并同时传输开启信号。全部的吻合线ML皆传输一基准信号。比对器则是供接收各吻合线所传输的基准信号，当比对器接收到基准信号时，则可判断比对资料是否储存于记忆体内。
[0023]然而，为能增加比对器6判断的准确性与完整比对一整笔资料，在本例中内容可定址记忆体更可设置多个吻合线读取放大器9，先由吻合线读取放大器9接收各吻合线ML输出的基准信号，并将信号中的高准位及低准位的差距拉开，以突显高准位及低准位的差异，再将拉开高准位及低准位的基准信号传输至比对器6，其中吻合线读取放大器的电路结构，则如图5所示，本例之吻合线读取放大器9分别包括一第一吻合线感测电晶体F1、一第二吻合线感测电晶体F2、一第一反向器NI及一第二反向器N2，前述的每一电晶体皆具有一第一源/汲极901、911、一第二源/汲极902、912与一闸极903、913，第一反向器【及第二反向器吧分别具有一输入端921、931及一输出端922、932，且第一反向器更包括有一个控制端920，第一吻合线感测电晶体Fl的闸极903是接收时脉信号CLK，第一吻合线感测电晶体Fl及第二吻合线感测电晶体F2的各第一源/汲极901、911是电性耦接至一电压源VCC，第一反向器NI的输入端921是电性耦接第一吻合线感测电晶体Fl的第二源/汲极902以及电性耦接吻合线ML，第一反向器NI的输出端922是电性耦接第二吻合线感测电晶体F2的第二源/汲极912以及第二反向器N2的输入端931，控制端920则是接收一致使信号，第二反向器N2的输出端是电性耦接第二吻合线感测电晶体F2的闸极913以及电性耦接至比对器6。
[0024]而记忆体阵列的记忆细胞，则如图2所示，记忆细胞50是分别导接至字线WL、位元线BL、来源线SL及两个比对线S、S’，其中记忆细胞50分别包括一组储存开关单元51、一组记忆单元52、一组比对开关单元53及一放电开关单元54，其中储存开关单元51是受字线开启信号驱动导通，记忆单元52是于写入模式且储存开关单元51被驱动导通时，接收位元线BL或来源线SL传输的写入资料并储存，比对开关单元53是于搜寻模式时，受来自于比对线S、S’其中之一传输的比对资料驱动导通，放电开关单元54是用于搜寻模式，当比对开关单元53传输比对资料与已被记忆单元52所储存的写入资料不相同时，放电开关单元54受位元线BL传输的检测电压驱动导通，使吻合线ML原本预输出至比对器6的基准信号被转传输至参考电位VSS。
[0025]其中记忆细胞50的电路结构，如图2所示，储存开关单元51包括一第一电晶体Ml及一第二电晶体M2，比对开关单元53包括一第三电晶体M3及一第四电晶体M4，放电开关单元54包括一第五电晶体M5，记忆单兀52包括一第一忆阻器Rl及一第二忆阻器R2，前述的每一电晶体皆具有一第一源 / 汲极 511、514、531、534、541、一第二源/汲极512、515、532、535、542与一闸极513、516、533、536、543，前述的忆阻器分别包括一个非掺杂端521、523及一个掺杂端522、524，其中第一电晶体Ml及第二电晶体M2的各闸极513、516是电性耦接字线WL，第一电晶体Ml及第二电晶体M2的各第一源/汲极511、514相互电性耦接，第一电晶体Ml的第二源/汲极512是电性耦接至第一忆阻器Rl的非掺杂端521，第一忆阻器Rl的掺杂端522是电性耦接至第二忆阻器R2的非掺杂端523，第二忆阻器R2的掺杂端524是电性耦接至第二电晶体M2的第二源/汲极515，第三电晶体M3及第四电晶体M4的各闸极533、536是分别电性耦接至各比对线S、S ’，第三电晶体M3的第一源/汲极531是电性耦接第一电晶体Ml的第二源/汲极512与第一忆阻器Rl的非掺杂端521之间，第三电晶体M3的第二源/汲极532是电性耦接第四电晶体M4的第二源/汲极535，第四电晶体M4的第一源/汲极534电性耦接第二电晶体M2的第二源/汲极515与第二忆阻器R2的掺杂端524之间，第五电晶体M5的闸极543电性耦接第三电晶体M3的第二源/汲极532与第四电晶体M4的第二源/汲极535之间，第五电晶体M5的第一源/汲极541是电性耦接吻合线ML，第五电晶体M5的第二源/汲极542是电性耦接参考电位VSS，位元线BL是电性耦接第一电晶体Ml及一第二电晶体M2的各第一源/汲极511、514之间，来源线SL是电性耦接第一忆阻器Rl的掺杂端522与第二忆阻器R2的非掺杂端523。
[0026]其中忆阻器Rl、R2分别具有可转态的高阻态(High Resister State，HRS)及低阻态(Low Resister State，LRS)，当忆阻器Rl、R2的非掺杂端521、523接收写入资料时，会使阻值下降，可将原本呈高阻态的忆阻器Rl、R2转态为低阻态，此操作称作SET表示写入资料为I，反之当忆阻器Rl、R2的掺杂端522、524接收写入资料时，会使阻值上升，可将原本呈低阻态的忆阻器Rl、R2转态为高阻态，此操作称作RESET表示写入资料为O。倘若现为写入模式，电流由位元线BL朝实线的箭头方向传输，左侧的忆阻器Rl资料写入为I，右侧的忆阻器R2资料写入为0，若电流由来源线SL朝虚线的箭头方向传输，左侧的忆阻器Rl资料写入为0，右侧的忆阻器R2资料写入为I。倘若现为搜寻模式，以比对线S需比对资料是I且忆阻器Rl为高阻态，此时电晶体M3受到比对资料是I而驱动导通，位元线BL传输的检测电压可开电晶体M5的闸极543，使吻合线ML所传输的基准信号被放电至参考电位VSS，令比对器6无法接收吻合线ML所传输的基准信号，即可判断此比对资料与储存的写入资料不符合;反之，比对资料为I且忆阻器Rl为低阻态，吻合线ML所传输的基准信号不会被放电至参考电位VSS，则判断比对资料与储存的写入资料相符合。
[0027]综上所述，本发明提出一种电阻式内容可定址记忆细胞架构改良，可使得金属走线数减少，且记忆细胞的整体亦可得到缩小，同时能提升写入与搜寻速度，降低功率消耗，而功率延迟时间乘积与能量延迟时间乘积皆能有效降低；另外，无需以往使用电荷帮浦或其他电压转换电路，可使记忆体面积变得更小。
【主权项】
1.一种内容可定址记忆体的记忆细胞，所述内容可定址记忆体具有一写入模式及一搜寻模式，并由多个所述记忆细胞组成一记忆体阵列，且所述记忆细胞是导接至一字线、一位元线、一来源线及两个比对线，当所述内容可定址记忆体是呈所述写入模式且接收所述字线传输的一开启信号时，接收所述位元线或所述来源线传输的一写入资料；当所述内容可定址记忆体是呈所述搜寻模式时且接收所述字线传输的一开启信号时，接收前述比对线传输的比对资料、接收所述位元线传输的一检测电压，并由一吻合线传输一基准信号至一比对器，并以所述比对器接收到所述基准信号做为所述搜寻比对资料是否储存在记忆体中的判断依据，其中所述记忆细胞的特征是包括: 一组储存开关单元，是受所述字线开启信号驱动导通； 一组记忆单元，是于写入模式且所述储存开关单元被驱动导通时，接收所述位元线或所述来源线传输的资料做写入并储存； 一组比对开关单元，是于搜寻模式时受来自于前述的比对线传输的所述比对资料驱动导通;及 一放电开关单元，是于搜寻模式且所述比对线传输的所述比对资料与已被所述记忆单元所储存的所述写入资料不相同时，所述放电开关单元受所述检测电压驱动导通，使所述吻合线预传输至所述比对器的所述基准信号被转传输至一参考电位。2.根据权利要求1所述的记忆细胞，其特征是，所述储存开关单元包括一第一电晶体及一第二电晶体，所述比对开关单元包括一第三电晶体及一第四电晶体，所述放电开关单元包括一第五电晶体，所述记忆单元包括一第一忆阻器及一第二忆阻器，所述储存开关单元、所述比对开关单元、所述放电开关单元的每一电晶体皆具有一第一源/汲极、一第二源/汲极与一闸极，前述的忆阻器分别包括一个非掺杂端及一个掺杂端，其中所述第一电晶体及所述第二电晶体的各所述闸极是电性耦接所述字线，所述第一电晶体及所述第二电晶体的各所述第一源/汲极相互电性耦接，所述第一电晶体的第二源/汲极是电性耦接至所述第一忆阻器的所述非掺杂端，所述第一忆阻器的掺杂端是电性耦接至所述第二忆阻器的所述非掺杂端，所述第二忆阻器的所述掺杂端是电性耦接至所述第二电晶体的所述第二源/汲极，所述第三电晶体及所述第四电晶体的各所述闸极是分别电性耦接至各所述比对线，所述第三电晶体的所述第一源/汲极是电性耦接所述第一电晶体的所述第二源/汲极与所述第一忆阻器的非掺杂端之间，所述第三电晶体的所述第二源/汲极是电性耦接所述第四电晶体的所述第二源/汲极，所述第四电晶体的所述第一源/汲极电性耦接所述第二电晶体的所述第二源/汲极与所述第二忆阻器的掺杂端之间，所述第五电晶体的所述闸极电性耦接所述第三电晶体的所述第二源/汲极与所述第四电晶体的所述第二源/汲极之间，所述第五电晶体的所述第一源/汲极是电性耦接所述吻合线，所述第五电晶体的所述第二源/汲极是电性耦接所述参考电位，所述位元线是电性耦接所述第一电晶体及一第二电晶体的各所述第一源/汲极之间，所述来源线是电性耦接所述第一忆阻器的掺杂端及所述第二忆阻器的非掺杂端。3.根据权利要求2所述的记忆细胞，其特征是，所述忆阻器具有可转态的一高阻态及一低阻态，当所述忆阻器的所述非掺杂端接收所述写入资料时，所述忆阻器转态呈低阻态，当所述忆阻器的所述掺杂端接收所述写入资料时，所述忆阻器转态呈高阻态。4.根据权利要求3所述的记忆细胞，其特征是，所述第三电晶体受所述比对资料驱动导通且所述第一忆阻器呈高阻态时，所述第五电晶体的所述闸极受所述检测电压驱动并导通所述第五电晶体的所述第一源/汲极与所述第二源/汲极，使所述基准信号被导接至所述参考电位。5.—种内容可定址记忆体，具有写入模式及搜寻模式，所述内容可定址记忆体包括: 一第一电流方向选择器； 一第二电流方向选择器，与所述第一电流方向选择器相互导接的有多个位元线及多个来源线，所述位元线的电流传输方向是从所述第一电流方向选择器流向所述第二电流方向选择器，所述来源线的电流传输方向是从所述第二电流方向选择器流向所述第一电流方向选择器，并由所述位元线或所述来源线传输一写入资料，以及由所述位元线传输一检测电压； 一位址解码器，所述位址解码器具有多个字线，当所述内容可定址记忆体呈写入模式时所述位址解码器接收一个别开启指令，依据所述个别开启指令选择其中之一对应的所述字线并传输一开启信号，当所述内容可定址记忆体呈搜寻模式时所述位址解码器接收一全部开启指令，依据所述全部开启指令选择全部的所述字线并传输所述开启信号； 一比对器，是接收多个吻合线传输的所述基准信号，当所述比对器接收到所述基准信号时判断所述搜寻比对资料是否在记忆体内；及 一记忆体阵列，是由多个记忆细胞组成，所述记忆细胞是分别导接至所述字线、所述位元线、所述来源线及两个比对线，所述记忆细胞分别包括: 一组储存开关单元，是受所述字线开启信号驱动导通； 一组记忆单元，是于写入模式且所述储存开关单元被驱动导通时，接收所述位元线或所述来源线传输的所述写入资料并储存； 一组比对开关单元，是于搜寻模式时受来自于前述的比对线传输的所述比对资料驱动导通;及 一放电开关单元，是于搜寻模式当所述比对线传输的所述比对资料与已被所述记忆单元所储存的所述写入资料不相同时，所述放电开关单元受所述检测电压驱动导通，使所述吻合线预传输至所述比对器的所述基准信号被转传输至一参考电位。6.根据权利要求5所述的内容可定址记忆体，其特征是，更包括多个吻合线读取放大器，是分别接收各所述吻合线输出的所述基准信号，并突显所述基准信号的高准位及低准位。7.根据权利要求6所述的内容可定址记忆体，其特征是，所述吻合线读取放大器分别包括一第一吻合线感测电晶体、一第二吻合线感测电晶体、一第一反向器及一第二反向器，前述的吻合线读取放大器的每一电晶体皆具有一第一源/汲极、一第二源/汲极与一闸极，所述第一反向器及所述第二反向器分别具有一输入端及一输出端，且所述第一反向器更包括有一个控制端，所述第一吻合线感测电晶体的所述闸极是接收一时脉信号，所述第一吻合线感测电晶体及所述第二吻合线感测电晶体的各所述第一源/汲极是电性耦接至一电压源，所述第一反向器的所述输入端是电性耦接所述第一吻合线感测电晶体的所述第二源/汲极以及电性耦接所述吻合线，所述第一反向器的所述输出端是电性耦接所述第二吻合线感测电晶体所述第二源/汲极以及所述第二反向器的所述输入端，所述控制端是接收一致使信号，所述第二反向器的所述输出端是电性耦接所述第二吻合线感测电晶体的所述闸极以及电性耦接至所述比对器。8.根据权利要求5所述的内容可定址记忆体，其特征是，更包括一时序控制器，是接收一时脉信号，并据以产生一组控制信号，所述第一电流方向选择器及所述第二电流方向选择器是依据所述控制信号控制所述位元线及所述来源线的导通时间。9.根据权利要求8所述的内容可定址记忆体，其中所述位元线被导通的时间与来源线传输被导通的时间不同。10.根据权利要求8所述的内容可定址记忆体，其特征是，更包括一个脉宽调变产生器，是供调变所述时脉信号脉波宽度，并将调变后的所述时脉信号传输至所述时序控制器。11.根据权利要求5所述的内容可定址记忆体，其特征是，所述储存开关单元包括一第一电晶体及一第二电晶体，所述比对开关单元包括一第三电晶体及一第四电晶体，所述放电开关单元包括一第五电晶体，所述记忆单元包括一第一忆阻器及一第二忆阻器，所述储存开关单元、所述比对开关单元、所述放电开关单元的每一电晶体皆具有一第一源/汲极、一第二源/汲极与一闸极，前述的忆阻器分别包括一个非掺杂端及一个掺杂端，其中所述第一电晶体及所述第二电晶体的各所述闸极是电性耦接所述字线，所述第一电晶体及所述第二电晶体的各所述第一源/汲极相互电性耦接，所述第一电晶体的第二源/汲极是电性耦接至所述第一忆阻器的所述非掺杂端，所述第一忆阻器的掺杂端是电性耦接至所述第二忆阻器的所述非掺杂端，所述第二忆阻器的所述掺杂端是电性耦接至所述第二电晶体的所述第二源/汲极，所述第三电晶体及所述第四电晶体的各所述闸极是分别电性耦接至各所述比对线，所述第三电晶体的所述第一源/汲极是电性耦接所述第一电晶体的所述第二源/汲极与所述第一忆阻器的非掺杂端之间，所述第三电晶体的所述第二源/汲极是电性耦接所述第四电晶体的所述第二源/汲极，所述第四电晶体的所述第一源/汲极电性耦接所述第二电晶体的所述第二源/汲极与所述第二忆阻器的掺杂端之间，所述第五电晶体的所述闸极电性耦接所述第三电晶体的所述第二源/汲极与所述第四电晶体的所述第二源/汲极之间，所述第五电晶体的所述第一源/汲极是电性耦接所述吻合线，所述第五电晶体的所述第二源/汲极是电性耦接所述参考电位，所述位元线是电性耦接所述第一电晶体及一第二电晶体的各所述第一源/汲极之间，所述来源线是电性耦接所述第一忆阻器的掺杂端及所述第二忆阻器的非掺杂端。12.根据权利要求11所述的内容可定址记忆体，其特征是，所述忆阻器具有可转态的一高阻态及一低阻态，当所述忆阻器的所述非掺杂端接收所述写入资料时，所述忆阻器转态呈低阻态，当所述忆阻器的所述掺杂端接收所述写入资料时，所述忆阻器转态呈高阻态。13.根据权利要求12所述的内容可定址记忆体，其特征是，所述第三电晶体受所述比对资料驱动导通且所述第一忆阻器呈高阻态时，所述第五电晶体的所述闸极受所述检测电压驱动并导通所述第五电晶体的所述第一源/汲极与所述第二源/汲极，使所述基准信号被导接至所述参考电位。
【文档编号】G11C13/00GK105989878SQ201610167737
【公开日】2016年10月5日
【申请日】2016年3月23日
【发明人】邱沥毅, 简才淦
【申请人】邱沥毅