相变化记忆体及其制造方法
【技术领域】
[0001]本发明是有关于一种相变化记忆体以及制造相变化记忆体的方法。
【背景技术】
[0002]计算机或其他电子装置通常配置有各种类型的记忆体，例如随机存取记忆体(RAM)、只读记忆体(R0M)、动态随机存取记忆体(DRAM)、同步动态随机存取记忆体(SDRAM)、相变化随机存取记忆体(PCRAM)或快闪记忆体。相变化记忆体是非挥发性的记忆体，可通过量测记忆体单元的电阻值而获取储存于其中的数据。一般而言，相变化记忆体单元包含加热元件以及相变化单元，相变化单元会因为受热而发生相变化。当通入电流至加热元件时，加热元件将电能转变成热量，所产生的热量促使相变化单元发生相的改变，例如从非晶相(amorphous)转变成多晶相(polycrystalline)。相变化单元在不同的相具有不同的电阻值，经由侦测或读取相变化单元的电阻值，便得以判断记忆体单元的数据型态。提高相变化记忆体布局设计的自由度或设计弹性一直是记忆体制造商努力的目标。
【发明内容】
[0003]本发明的一方面是提供一种相变化记忆体的制造方法，此方法能够增加相变化记忆体布局设计的自由度或设计弹性。此方法包含以下操作:(i)在一半导体基材上形成一垂直互连结构以及一第一电极，其中第一电极位于为垂直互连结构上，且第一电极具有一暴露的顶面；(ii)形成一加热元件于第一电极上，其中加热元件包含接触顶面的第一部以及从第一部横向延伸出顶面外的第二部；(iii)形成一相变化元件接触加热元件的第二部，其中相变化元件在半导体基材上的投影与第一电极在半导体基材上的投影不重叠；以及(iv)形成一第二电极于相变化元件上，且第二电极在半导体基材上的投影与第一电极在半导体基材上的投影不重叠。
[0004]在某些实施方式中，半导体基材包含一栅极、一源极区和一漏极区，源极区和漏极区分别位于栅极的相对两侧，其中加热元件的一长度方向与栅极的一长度方向形成小于80
度的一夹角。
[0005]在某些实施方式中，栅极的长度方向实质上平行加热元件的长度方向。
[0006]在某些实施方式中，上述操作(ii)包含以下步骤:(a)形成一第一介电层于第一电极上方，第一介电层具有至少一开口露出第一电极，其中开口从第一电极的顶面延伸到顶面之外，以定义加热元件的第一部和第二部的上视轮廓；(b)沉积一加热材料层填充开口并覆盖第一介电层；以及(c)移除加热材料层位于第一介电层上方的部分，而形成嵌设在开口中的加热元件。
[0007]在某些实施方式中，开口的宽度小于第一电极的宽度，且开口的长度大于或等于第一电极的长度的百分之五十，开口的长度小于第一电极的长度的三倍。
[0008]在某些实施方式中，加热元件的第二部具有顶面，且相变化元件的底面接触第二部的顶面。
[0009]在某些实施方式中，加热元件的第二部具有顶面以及相对的两侧壁，且相变化元件围绕并接触第二部的顶面以及两侧壁。
[0010]在某些实施方式中，加热元件具有长度方向，且加热元件的第二部具有一末端侧面，末端侧面实质上垂直加热元件的长度方向，其中相变化元件接触第二部的末端侧面。
[0011]在某些实施方式中，第二电极的上视轮廓实质上相同于相变化元件的上视轮廓。
[0012]本发明的另一方面是提供一种相变化记忆体，其包含一半导体基材、一第一电极、一加热元件、一相变化元件以及一第二电极。第一电极位于半导体基材的上方，且第一电极具有一顶面。加热元件配置在第一电极上，加热元件包含接触顶面的一第一部以及从第一部横向延伸出顶面的一第二部。相变化元件接触加热元件的第二部，相变化元件在半导体基材上的投影与第一电极在半导体基材上的投影不重叠。第二电极配置在相变化元件上，且第二电极在半导体基材上的投影与第一电极在半导体基材上的投影不重叠。此外，加热元件的一长度方向不平行相变化元件的一长度方向。
【附图说明】
[0013]图1 (a)绘示根据本发明各种实施方式的制造相变化记忆体的方法的流程图；
[0014]图1 (b)绘示实现图1 (a)中操作20的步骤流程图；
[0015]图2(a)-图13(b)绘示本发明各种实施方式在不同制程阶段的示意图。
【具体实施方式】
[0016]为了使本发明的叙述更加详尽与完备，下文针对了本发明的实施方式与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。以下所揭露的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其他的实施例，而无须进一步的记载或说明。在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施例。然而，可在无此等特定细节的情况下实践本发明的实施例。在其他情况下，为简化附图，熟知的结构与装置仅示意性地绘示于图中。
[0017]在本文中使用空间相对用语，例如“下方”、“之下”、“上方”、“之上”等，这是为了便于叙述一元件或特征与另一元件或特征之间的相对关系，如图中所绘示。这些空间上的相对用语的真实意义包含其他的方位。例如，当图示上下翻转180度时，一元件与另一元件之间的关系，可能从“下方”、“之下”变成“上方”、“之上”。此外，本文中所使用的空间上的相对叙述也应作同样的解释。
[0018]本发明的一方面是提供一种制造相变化记忆体的方法。图1(a)绘示根据本发明各种实施方式的制造相变化记忆体的方法1的流程图。方法1包含操作10、操作20、操作30以及操作40。图2(a)至图13(b)绘示各种实施方式的操作10至操作40中不同制程阶段的示意图。虽然下文中利用一系列的操作或步骤来说明在此揭露的方法，但是这些操作或步骤所示的顺序不应被解释为本发明的限制。例如，某些操作或步骤可以按不同顺序进行及/或与其它步骤同时进行。此外，并非必须执行所有绘示的步骤才能实现本发明的实施方式。此外，在此所述的每一个操作或步骤可以包含数个子步骤或动作。
[0019]在操作10中，在半导体基材上形成垂直互连结构和第一电极。图2(a)图2 (a)绘示本发明某些实施方式在执行操作10后的上视示意图，图2(b)绘示图2 (a)图2 (a)中沿线段4-4’的剖面示意图。如图2(a)及图2(b)所示，在半导体基材100上形成主动元件102、垂直互连结构104、第一电极106以及层间介电层108。
[0020]主动元件102包含栅极102G以及源极和漏极区域102S、102D，源极区102S和漏极区102D分别位于栅极102G的相对两侧。在某些实施例中，半导体基材100还包含至少一个浅沟渠隔离(STI)结构103，用以隔离两个主动元件102之间的漏极区域102D。
[0021]层间介电层108位在半导体基材100上，层间介电层108可以是单层结构或是多层结构。举例而言，层间介电层108可以包含介电层108a及介电层108b。介电层108a及/或介电层108b可以包含任何适合的介电材料，例如氮化硅、氧化硅、掺杂的硅玻璃等介电材料，介电层108a及/或介电层108b也可以由低介电系数的介电材料所形成，例如磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)、碳化硅材料、或上述的组合或类似材料。在某些实施例中，介电层108a为氮化硅层，介电层108b为氧化硅层。
[0022]垂直互连结构104和第一电极106嵌设在层间介电层108中。详细的说，第一电极106位于为垂直互连结构104上方，并且第一电极106具有暴露出的顶面106T。某些垂直互连结构104位于漏极区域102D上方并且接触漏极区域102D，另外某些垂直互连结构104位于源极区域102S上方并且接触源极区域102S。在某些实施例中，垂直互连结构104可例如为包含钨(W)材料的金属通孔结构。在另外某些实施例中，第一电极106的顶面106T实质上与层间介电层108的上表面齐平。第一电极106的材料可例如为氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、铝(A1)、铜(Cu)、银(Ag)、金(Au)或上述材料的组合或类似的材料。
[0023]请回到图1(a)，在操作20中，形成加热元件于第一电极上，加热元件包含接触第一电极的顶面的第一部以及从第一部横向延伸出顶面外的第二部。本发明提供多种具体的实施方式来实现操作20，图1 (b)绘示本发明某些实施方式的执行操作20的详细步骤流程图。虽然下文中利用一系列的步骤来说明在此揭露的方法或操作，但是这些步骤所示的顺序不应被解释为本发明的限制。例如，某些步骤可以按不同顺序进行及/或与其它步骤同时进行。此外，并非必须执行所有绘示的步骤才能实现本发明的实施方式。此外，在此所述的每一个步骤可以包含数个子步骤或动作。
[0024]在图1(b)的步骤22中，形成第一介电层于第一电极上方，第一介电层具有至少一开口露出第一电极。图3(a)-图6(b)绘示本发明某些实施方式的实现步骤22的子步骤的示意图。
[0025]请参照图3 (