记忆体装置及其驱动方法
【技术领域】
[0001]本发明是关于一种记忆体装置。特别是关于一种抑制位线漏电流的记忆体装置。
【背景技术】
[0002]近来，随着现有的记忆体技术面临到尺度上的物理极限，发展新的记忆体技术成为目前相关领域重要的研发课题。
[0003]然而，随着记忆体阵列的结构随着尺寸增加，记忆体在阵列结构中，会受到寄生漏电流干扰，不仅提高功耗，严重时更会导致记忆体装置在透过位线进行数据读取时发生误判。因此，如何在节省记忆体装置面积的条件下抑制现有记忆体装置中位线的漏电流，以节省功耗并避免数据读取错误，为当前相关领域极需改进的目标。
【发明内容】
[0004]为了解决上述的问题，本发明的一方面为一种记忆体装置。记忆体装置包含记忆体阵列、字符线驱动器，以及η个源极驱动器。记忆体阵列包含配置于多列与至少一行的多个记忆单元，配置于同一行的记忆单元电性耦接至相应的位线，配置于同一列的记忆单元电性耦接至相应的字符线，配置于所述列的记忆单元分为η个群组，其中η大于等于2。字符线驱动器用以选择性地致能字符线。η个源极驱动器分别耦接η个群组的记忆单元，用以输出η个源极控制信号。当η个群组中的第一群组的任一字符线被致能时，相应于第一群组以及其读写次序相邻的第二群组的源极控制信号被相应的源极驱动器控制于选择准位。
[0005]在一实施例中，相应于第一群组以及第二群组以外的群组的源极控制信号被源极驱动器控制于偏压准位。
[0006]在一实施例中，偏压准位与选择准位相异，选择准位是使记忆单元进行读写操作，偏压准位抑制未处于工作状态下的记忆单元的漏电流。
[0007]在一实施例中，记忆单元中每一者各自包含控制端、位端及偏压端。其中配置于同一列记忆单元的控制端共同电性耦接至相应的字符线。配置于同一行记忆单元的位端共同电性耦接至相应的位线。同一群组的记忆单元的偏压端共同接收各群组相应的源极控制信号。
[0008]在一实施例中，源极驱动器各自包含逻辑电路与输出电路。逻辑电路控制输出电路以选择性输出具偏压准位或选择准位的源极控制信号。
[0009]在一实施例中，输出电路包含一反相器或一运算放大器。
[0010]在一实施例中，记忆体装置还包含群组控制电路，用以控制源极驱动器的逻辑电路，使第一群组及第二群组中记忆单元的偏压端被输出电路控制在选择准位，第一群组及第二群组以外群组的记忆单元的偏压端被输出电路控制在偏压准位。
[0011]在一实施例中，记忆单元中每一者还包含晶体管以及记忆元件。晶体管的栅极端电性耦接于记忆单元的控制端，晶体管的源极端电性耦接至记忆单元的偏压端。记忆元件的第一端电性耦接于记忆单元的位端，记忆元件的第二端电性耦接于晶体管的漏极端。
[0012]在一实施例中，记忆单元中每一者还包含晶体管以及记忆元件。晶体管的栅极端电性耦接于记忆单元的控制端，晶体管的漏极端电性耦接于记忆单元的位端。记忆元件的第一端电性耦接于晶体管的源极端，记忆元件的第二端电性耦接于偏压端。
[0013]本发明的另一方面为一种记忆体装置的驱动方法。驱动方法包含驱动并致能字符线中的特定字符线；提供具有选择准位的源极控制信号至特定字符线所对应的记忆单元组；提供具有选择准位的源极控制信号至次一级的记忆单元组；以及提供具有偏压准位的源极控制信号至其余的记忆单元组。
[0014]综上所述，本发明的技术方案与现有技术相比具有明显的优点和有益效果。通过上述技术方案，可达到相当的技术进步，并具有产业上的广泛利用价值，本发明透过将记忆单元分组，以同一条源极线输出同一个源极控制信号控制多条字符线上的记忆单元，以节省源极驱动器的数量，并透过控制源极控制信号抑制位线上的漏电流。
【附图说明】
[0015]图1为根据本发明一实施例所绘示的记忆体装置100的示意图；
[0016]图2A?图2D分别为根据本发明一实施例所绘示的记忆单元与源极驱动器的示意图；
[0017]图3为根据本发明一实施例所绘示的记忆体装置的操作示意图；
[0018]图4为根据本发明另一实施例所绘示的记忆体装置的示意图；以及
[0019]图5为根据本发明一实施例所绘示的记忆体驱动方法的流程图。
【具体实施方式】
[0020]下文是举实施例配合所附附图作详细说明，以更好地理解本案的态样，但所提供的实施例并非用以限制本揭露所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本揭露所涵盖的范围。此外，根据业界的标准及惯常做法，附图仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。
[0021]在全篇说明书与申请专利范围所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。某些用以描述本揭露的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本揭露的描述上额外的引导。
[0022]此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。
[0023]于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。
[0024]为解决现有记忆体中，位线漏电流所导致数据读取错误的问题，本发明提出一种记忆体装置，可有效抑制记忆体位线上的漏电流。
[0025]图1为根据本发明一实施例所绘示的记忆体装置100的示意图。如图1所示，记忆体装置100包含多条字符线WLl?WLx、多条位线BLl?Bly、多条源极线SLl?SL3，以及多个记忆单元M(l，I)?M(x，y)所形成的记忆体阵列，其中每一个记忆单元M(l，I)?M(x, y)分别对应到耦接于相应的字符线WLl?WLx中的一者和位线BLl?Bly中的一者。具体来说，配置于同一行的记忆单元M(l, I)?M(x，y)电性親接至相应的位线BLl?Bly，配置于同一列的记忆单元M(1，I)?M(x, y)电性親接至相应的字符线WLl?WLx。
[0026]举例来说，如图1所示，记忆单元中每一者各自包含控制端、位端及偏压端。其中配置于同一列记忆单元的控制端共同电性耦接至相应的字符线WLl?WLx。配置于同一行记忆单元的位端共同电性耦接至相应的位线BLl?Bly。同一群组的记忆单元的偏压端共同接收各群组相应的源极控制信号SCSI?SCS3。
[0027]此外，记忆体装置100包含字符线驱动器120以及多级源极驱动器142、144以及146。字符线驱动器120用以选择性地致能字符线WLl?WLx。源极驱动器142、144以及146分别耦接于源极线SL1、SL2以及SL3并用以输出源极控制信号SCSI?SCS3。
[0028]在本例中，配置于所述列的记忆单元M(l，I)?M(x，y)分为η个群组，其中η大于等于2。举例来说，记忆单元M(l，I)?M(x，y)可分为多级的记忆单元组Gl?G3。记忆单元组Gl?G3依序串接于位线BLl?Bly，其中记忆单元组Gl包含所有耦接于第I条至第m条的字符线(即:字符线WLl?WLm)中任一者的记忆单元M(l，I)?M(m，y)，其中m为大于I的正整数。相似地，记忆单元组G2包含所有耦接于第(m+1)条至第n条的字符线(即:字符线WL[m+l]?WLn)中任一者的记忆单元M(m+1, I)?M(n, y)，其中η为大于m的正整数。记忆单元组G3则包含所有耦接于第(n+1)条至第x条的字符线(即:字符线WL[η+1]?WLx)中任一者的记忆单元Μ(η+1, I)?M(x，y)。
[0029]值得注意的是，记忆单元组的数量以及各级记忆单元组所对应到的字符线数量、记忆单元数量皆可依实际需求进行调整，图1中所绘示的仅为示例，并非用以限制本案。
[0030]在本例中，记忆单元组Gl中的记忆单元M(l, I)?M(m，y)的源极端彼此親接，并耦接至相应的源极线SLl，用以根据相应的源极控制信号SCSI