进行读写操作。相似地，记忆单元组G2、G3中的记忆单元的源极端亦分别耦接至相应的源极线SL2、SL3，并分别根据源极控制信号SCS2、SCS3进行读写操作。换言之，源极驱动器142、144以及146分别耦接η个群组(即:记忆单元组Gl、G2、G3)的记忆单元，用以输出η个源极控制信号SCS1、SCS2、SCS3o
[0031]源极驱动器142?148可由各种电路实作。以下段落中将以源极驱动器142为例进行说明。图2A为根据本案一实施例所绘示的记忆单元M(l，I)与源极驱动器142的示意图。如图2A所示，记忆单元M(l, I)可包含晶体管Tl以及记忆元件ME。晶体管Tl的栅极端电性耦接于记忆单元的控制端，晶体管Tl的源极端电性耦接至记忆单元的偏压端。记忆元件ME的第一端电性耦接于记忆单元的位端，记忆元件ME的第二端电性耦接于晶体管Tl的漏极端。
[0032]在一例中，记忆单元M (1，I)可为忆阻性记忆单元，其记忆元件ME为忆阻性记忆元件。记忆元件ME的第一端耦接于位线BL1，电阻值可于高电阻值与低电阻值之间切换，以电阻值的变化储存信息。晶体管Tl的第一端耦接于记忆元件ME的第二端，晶体管Tl的第二端用以接收相应的源极控制信号SCSI，晶体管Tl的控制端耦接于字符线WLl?WLx中相应的一者(如:字符线WLl)。
[0033]值得注意的是，本案的记忆单元M(l，I)可以各种磁性、电阻性、电容性等记忆单元实作，上述忆阻性记忆元件的实施例仅为示例，并非用以限制本案。
[0034]源极驱动器142可包含反相器II。反相器Il的电源端用以接收参考电压Vref，输入端用以接收输入信号Vi，输出端透过源极线SLl耦接至记忆单元M(l，I)?M(m，y)的源极端。反相器Il用以根据输入信号Vi选择性地输出源极控制信号SCSI，使得源极控制信号SCSI具有偏压准位Vbias或选择准位Vselect。举例来说，在部份实施例中选择准位Vselect可大致为零准位。当输入信号Vi具有高准位时，反相器Il输出具有选择准位Vselect (即:低准位)的源极控制信号SCSI。相对地，当输入信号Vi具有低准位时，反相器Il输出具有偏压准位Vbias (即:高准位)的源极控制信号SCSI。
[0035]图2B为根据本案另一实施例所绘示的记忆单元M(l，I)与源极驱动器142的示意图。如图2B所示，源极驱动器142亦可由运算放大器电路实作。在本例中，源极驱动器142包含运算放大器OPl。运算放大器OPl本身以负回授方式连接，其第一输入端用以接收输入信号Vi，第二输入端耦接于输出端。如此运算放大器OPl成为电压随耦器(voltagefollower)，使得其输出端所输出的源极控制信号SCSI与输入信号Vi具有相同的电压准位，以选择性地输出具有偏压准位Vbias或选择准位Vselect的源极控制信号SCSI。例如，当输入信号Vi具有低准位时，运算放大器OPl输出具有选择准位Vselect (即:低准位)的源极控制信号SCSI。相对地，当输入信号Vi具有高准位时，运算放大器OPl输出具有偏压准位Vbias (即:高准位)的源极控制信号SCSI。
[0036]此外，晶体管Tl与记忆元件ME亦可下上罝换，请一并参考图2C、图2D。图2C、图2D为根据本案另一实施例所绘示的记忆单元M(l，I)与源极驱动器142的示意图。如图2C、图2D所示，在一实施例中，晶体管Tl的漏极端电性耦接于记忆单元的位端。记忆元件ME的第一端电性耦接于晶体管Tl的源极端，记忆元件ME的第二端电性耦接于偏压端。图2C、图2D的具体操作方式分别与图2A、图2B相似，于此不再赘述。
[0037]图3为根据本发明一实施例所绘示的记忆体装置100的操作示意图。如图3所示，当记忆单元组Gl中任一记忆单元相应的字符线(如:字符线WLl)为致能时(如:字符线处于高准位VWL时)，记忆单元组Gl相应的源极控制信号SCSI具有选择准位Vselect。其余相应字符线皆未被致能(如:字符线皆处于大致为零准位0V)的记忆单元组(如:记忆单元组G3)，其相应的源极控制信号SCS3具有偏压准位Vbias (如:高准位)。在一实施例中，偏压准位Vbias的高准位为记忆体单元的工作电压，或相当于位线BLl的电压，以使断开的晶体管Tl无漏电流。
[0038]如此，被选取的记忆单元M(l，I)?M(l，y)的源极端的电压准位被拉低至选择准位Vselect (如:大致为零准位)，相应的晶体管Tl便能导通以正常进行读写操作。当字符线驱动器120依序致能次一条字符线WL2以读写记忆单元M(2，I)?M(2，y)时，由于所有记忆单元组Gl中的记忆单元的源极端的电压准位皆为选择准位Vselect，因此不须额外花费时间切换记忆单元M(2，I)?M(2，y)源极端的电压准位以导通相应的晶体管Tl，节省了驱动时间。相对地，记忆单元组G2、G3中的记忆单元的晶体管Tl的源极端的电压准位皆被控制在偏压准位Vbias (如:高准位)，因此降低了上述晶体管Tl中在漏极和源极间产生的漏电流。
[0039]如此，记忆体装置100便能透过将记忆单元分组，以同一条源极线输出同一个源极控制信号控制多条字符线上的记忆单元，以节省源极驱动器的数量降低驱动电路的面积，并透过源极控制信号的控制抑制位线上的漏电流。
[0040]在部份实施例中，记忆体装置100可支援连续读取功能(continuous read)。图4为根据本案另一实施例所绘示的记忆体装置100的示意图。以图4所示实施例而言，记忆单元组Gl中的记忆单元Ml、记忆单元组G2中的记忆单元M2和记忆单元组G3中的记忆单元M3分别耦接至相应的字符线WLl?WLm、字符线WL[m+l]?WLn和字符线WL[n+l]?WLx，并分别根据源极控制信号SCS1、源极控制信号SCS2和源极控制信号SCS3进行读写操作。字符线驱动器120依序致能相应于记忆单元组Gl的字符线WLl?WLm、相应于记忆单元组G2的字符线WL[m+l]?WLn，以及相应于记忆单元组G3的字符线WL[n+l]?WLx。
[0041]在本例中，当记忆单元组Gl中任一记忆单元相应的字符线(如:字符线WLl)为致能时，不仅记忆单元组Gl相应的源极控制信号SCSI具有选择准位Vselect，后一级记忆单元组G2相应的源极控制信号SCS2亦具有选择准位Vselect。也就是说，当η个群组中的第一群组(如记忆单元组Gl)的任一字符线被致能时，相应于第一群组以及其读写次序相邻的第二群组(如记忆单元组G2)的源极控制信号被相应的源极驱动器控制于选择准位。如此，字符线驱动器120依序致能字符线WLl?WLx时，在致能相应于记忆单元组Gl的字符线WLm后切换至致能相应于记忆单元组G2的字符线WL[m+l]时，记忆单元组G2的记忆单元M2的源极端的电压准位皆已控制在选择准位Vselect，使得记忆单元M2能直接进行读写操作，不需等待源极端电压准位切换，实现连续读取功能。
[0042]换言之，当字符线WLl?WLm中任一者为致能时，源极控制信号SCSI以及源极控制信号SCS2具有选择准位Vselect，源极控制信号SCS3具有相异于选择准位Vselect的偏压准位Vbias。换言之，相应于第一群组(如:记忆单元组Gl)以及第二群组(如:记忆单元组G2)以外的群组的源极控制信号SCS3被源极驱动器146控制于偏压准位Vbias。此时记忆单元组G2相应的字符线WL[m+l]?WLn皆未致能，后一级记忆单元组G3相应的的记忆单元M3的源极端的电压准位具有偏压准位Vbias，以关断相应的晶体管Tl，降低位线BLl?Bly上的漏电流。值得注意的是，偏压准位Vbias与选择准位Vselect相异，选择准位Vselect是使记忆单元进行读写操作，偏压准位Vbias抑制未处于工作状态下的记忆单元的漏电流。
[0043]相似地，等到字符线WL[m+l]?WLn中任一者为致能时，源极控制信号SCS2以及源极控制信号SCS3具有选择准位Vselect，源极控制信号SCSI具有相异于选择准位Vselect的偏压准位Vbias。此时记忆单元组G3相应的字符线WL[n+l]?WLx皆未致能，后一级记忆单元组Gl的记忆单元Ml的源极端的电压准位具有相异于选择准位Vselect的偏压准位Vbias，以关断相应的晶体管Tl，降低位线BLl?Bly上的漏电流。
[0044]如此，记忆体装置100便能通过控制源极控制信号SCS1、SCS2以及SCS3的电压准位抑制位线BLl?BLy上的漏电流，更使得分别親接于字符线WLl?WLx上的记忆单元Ml、M2以及M3能依序进行