三相gshe-mtj非易失性触发器的制造方法
【专利摘要】本发明的系统和方法是针对一种三相非易失性触发器NVFF(500)，其包含：主级，其由双巨自旋霍尔效应GSHE?磁性隧道结MTJ结构(J1，J2)形成，其中第一GSHE?MTJ(J1)和第二GSHE?MTJ(J2)耦合在第一组合端子(A1，B2)与第二组合端子(B1，A2)之间；以及从级(Inv1，Inv2，EQ)，其由与第二反相器交叉耦合的第一反相器形成。在写入阶段(Phi3＝1)期间将第二数据值(d)写入到所述主级中的同一时钟循环的读取阶段(Phi2＝1)期间从所述从级读出第一数据值(d)。所述三相NVFF包含三个控制信号(Phi 1，2，3)，用于控制所述从级的初始化阶段(Phi1＝1)、所述读取阶段(Phi2＝1)和所述写入阶段(Phi3＝1)。
【专利说明】
三相GSHE-MTJ非易失性触发器
[00011 根据35U.S.C.§119要求优先权
[0002]本专利申请案主张2014年1月28日申请的标题为"紧凑的低功率3相GSHE-MTJ非易 失性触发器（COMPACT LOW POWER 3PHASE GSHE-MTJ NON-VOLATILE FLIP-FLOPS)" 的第61/ 932，770号临时专利申请案的权益，所述临时专利申请案是待决的且转让给本受让人且特 此明确地以全文引用的方式并入本文中。
技术领域
[0003] 揭示的实施例是针对基于巨自旋霍尔效应(GSHE)-磁性隧道结(MTJ)的非易失性 触发器，其针对低面积和低功率而设计。
【背景技术】
[0004] 触发器和锁存器是电子集成电路中常用的众所周知的非易失性电路元件。触发器 和锁存器可以用于数据存储，或更具体来说用于顺序逻辑中的状态存储。举例来说，在有限 状态机(FSM)、管线式架构等的硬件设计中，可使触发器/锁存器的输出和下一状态不仅取 决于其当前输入，而且取决于其当前状态(且进而取决于先前输入）。以此方式，可实施控制 和数据的顺序流。举例来说，关于管线式处理器，触发器可以用于基于对应时钟信号使数据 通过一个管线级遍历到下一管线级。在此方面，需要能够在时钟转变到下一管线级时从当 前管线级向触发器写入数据，同时能够读取触发器中的存储数据用于下一管线级。
[0005]磁阻随机存取存储器(MRAM)是在许多现有技术水平电子集成电路设计中普遍应 用的非易失性存储器技术，具体来说是针对其在非易失性存储器系统中的益处。虽然基于 MRAM技术的触发器和锁存器展现优于先前利用的半导体装置的若干优点，但基于MRAM的触 发器和锁存器也在若干方面中是有限的。
[0006] MRAM技术特征在于与易失性存储器相当的响应(读取/写入)时间，且与在电荷或 电流流动时存储数据的常规RAM技术相比，MRAM使用磁性元件。磁性元件通常被称为磁性隧 道结存储元件或"MTJ"，且由通过绝缘(隧道势皇)层分隔开的两个磁性层形成，其中的每一 者可保持磁场。所述两个层中的一者（固定层)设定成特定极性。另一层（自由层）的极性自 由改变以匹配于可施加的外部场的极性。自由层的极性的改变将改变MTJ的电阻。举例来 说，当极性经对准时，低电阻状态存在(平行"P"磁化低电阻状态"〇"）。当极性未经对准时， 高电阻状态存在(反平行"AP"磁化高电阻状态"1"）。通过例如使电流通过MTJ来测量电阻且 因此确定所得电阻状态/逻辑值，可确定任何特定MTJ内的电阻。
[0007] 从常规MRAM的修改见于自旋转移力矩(STT)-MRAM或STT-MTJ中，其中STT-MTJ使用 在电子通过薄膜时变为自旋极化的电子（自旋滤波器）。在写入操作期间，自旋极化电子对 自由层施加扭矩，这可切换自由层的极性。读取操作类似于常规MRAM之处在于，使用电流来 检测MTJ存储元件的电阻/逻辑状态，如前文中所论述。与形成于STT-MRAM阵列中的STT-MRAM位单元(或STT-MTJ)相关的读取/写入电路可包含耦合到MTJ的存取晶体管、位线、源极 线、字线、读出放大器、参考电压等，如此项技术中已知。
[0008] 一般来说，与STT-MTJ相关的读取/写入电路的设计和构造需要利用同一路径用于 读取和写入STT-MTJ位单元，因为STT-MTJ是二端子装置。换句话说，用于读取STT-MTJ的单 独路径和用于写入STT-MTJ的单独路径不可用。这产生在STT-MRAM阵列的改善的密度方面 的优点。
[0009] 然而，具有相同读取和写入路径的二端子装置配置不有益于使用STT-MTJ位单元 的触发器和锁存器的形成。由于单独的读取和写入路径并不存在，因此在正对STT-MTJ位单 元执行读取操作时无法写入同一 STT-MTJ位单元。因此，不可能直接从STT-MTJ位单元构造 触发器。为了使用STT-MTJ位单元实现触发器的功能性，需要两个锁存器级(主锁存器和从 锁存器)的构造，如此项技术中已知。从两级锁存器构造的STT-MTJ触发器利用大量额外逻 辑元件，并因此未能利用STT-MRAM技术的优点。
[0010] 举例来说，参考图1A，提供使用STT-MTJ位单元构造的主从(MS)触发器100的示意 性框图，连同图IB中的触发器100的对应电路图。所说明的MS锁存器设计类似于常规设定-复位(SR)锁存器设计而操作，且利用电流锁存器读出放大器(CLSA)。简要地，参考图1A，所 述操作涉及在第一时钟相位期间将D输入写入到主锁存器，在第二时钟相位期间将值存储 在STT-MTJ中且从从锁存器读出所存储的值。参考图1B，触发器100的操作涉及存储来自"D" 输入的数据值，如使用标记为"J"和"Jb"的MTJ形成的交叉耦合锁存器中的"Q"。所存储的数 据值是从"Q"输出读出。更详细来说，继续参考图IB，信号"ρΓ和"p2"是从系统时钟"CLK"得 出。信号Pl和P2驱动主锁存器内的如图所示的晶体管电路Tl和T2中的PMOS和NMOS晶体管。 在CLK的第一阶段期间，当pi为高时，将输入D存储到包括MTJ J和Jb的交叉耦合的MTJ支脚。 MTJ J和Jb的端子中的一者(源极或漏极)连接到包括交叉耦合的反相器的读出放大器，其 具有输出节点NQ和NQb。节点NQ在通过例如反相器等额外驱动器之后产生输出Q JTJ J和Jb 的另一端子(漏极或源极)在节点NC处彼此连接且连接到包括晶体管M5、M5 '、M6、M6 '和M7的 交叉耦合的反相器的输出节点NW和NWb。通过当p2为高时激活经由传递晶体管耦合到信号 P2的读出放大器，所存储的数据值可从从锁存器从NQ输出(连接到Q)读出。
[0011]因此，触发器100的以上设计需要读出放大器以及包括MTJ J和Jb的两个MTJ支脚 的均衡。触发器100通过从同一时钟导出信号Pl和P2而避免多个时钟，以使得时钟路由复杂 性和开销减少。然而，触发器100经受在读取操作期间对从锁存器中的MTJ单元进行写入的 问题。这是因为读出放大器需要针对读取操作而激活，这需要连接到MTJ支脚的位线在作用 中。另一方面，连接到MTJ支脚的位线需要在写入操作期间浮动，这带来了冲突的要求。因 此，触发器100的此常规设计不适合于形成高效触发器。
[0012]参考图2A-B，针对触发器200说明基于STT-MTJ单元的另一非易失性触发器设计。 图2A说明包括主D触发器(DFF)与MTJ从结构之间的桥接器的触发器200的电路示意图。进一 步参考说明具体电路图的图2B阐释触发器200的细节。触发器200利用分压器而不是以上触 发器100的CLSA布置。更具体来说，在节点nl，当如下编程MTJO和MTJl时导出中点电压。当 MTJO在高电阻状态(逻辑"1"）中且MTJl在低电阻状态(逻辑"0"）中时，则在节点nl处的电压 是逻辑"0"。另一方面，针对所存储的相反组合，即，低电阻状态(逻辑"0"）中的MTJO和高电 阻状态(逻辑"Γ )中的MTJ1，中点电压VDD/2出现在节点η 1。在节点η 1处的此中点电压用以 控制对主DFF的值D_in输入，其最终作为输出D_out在节点Q出现。所属领域的技术人员将理 解触发器200的进一步具体操作。为了本发明，将认识到无法同时读取和写入两个MTJ(MTJ0 和MTJl)，并因此在主DFF电路处需要额外的锁存器LI和L2。由于MTJ本身是存储装置，因此 主DFF中额外的基于金属氧化物半导体(MOS)晶体管的存储装置的使用例如导致不合需要 的开销。此外，触发器200也需要两层级锁存器布置，因为在读取操作期间无法写入MTJ。出 于低功率和低成本起见，期望具有单级操作，这避免了以上触发器100和200的复杂性和缺 陷。
【发明内容】
[0013]示范性实施例包含针对由双巨自旋霍尔效应(GSHE)-磁性隧道结(MTJ)结构形成 的三相非易失性触发器(NVFF)的系统和方法。
[0014] 举例来说，示范性方面是针对一种三相非易失性触发器(NVFF)，其包括：主级，其 包括双巨自旋霍尔效应(GSHE)-磁性隧道结(MTJ)结构，所述双GSHE-MTJ结构包括耦合在第 一组合端子与第二组合端子之间的第一GSHE-MTJ和第二GSHE-MTJ;以及从级，其包括与第 二反相器交叉耦合的第一反相器。所述从级经配置以在时钟的第一时钟循环期间以第一数 据值读出，且所述主级经配置以在所述第一时钟循环期间以第二数据值写入。
[0015] 另一示范性方面是针对一种操作三相非易失性触发器(NVFF)的方法，所述方法包 括:在时钟的第一时钟循环期间从从级读取第一数据值，所述从级包括与第二反相器交叉 耦合的第一反相器；以及在所述第一时钟循环期间将第二数据值写入到主级中，所述主级 包括双巨自旋霍尔效应(GSHE)-磁性隧道结(MTJ)结构，所述结构通过在所述双GSHE-MTJ结 构的第一组合端子与第二组合端子之间耦合第一 GSHE-MTJ和第二GSHE-MTJ而形成。
[0016] 又一示范性实施例是针对一种系统，其包括:三相非易失性触发器(NVFF)，其具有 主级和从级；用于在时钟的第一时钟循环期间从所述从级读取第一数据值的装置，所述从 级包括与第二反相器交叉耦合的第一反相器；以及用于在所述第一时钟循环期间将第二数 据值写入到所述主级中的装置，所述主级包括双巨自旋霍尔效应(GSHE)-磁性隧道结(MTJ) 结构，所述结构通过在所述双GSHE-MTJ结构的第一组合端子与第二组合端子之间耦合第一 GSHE-MTJ 和第二 GSHE-MTJ 而形成。
【附图说明】
[0017] 呈现附图以协助描述本发明的实施例，且提供所述图式仅用于说明实施例而非对 其加以限制。
[0018] 图IA和IB是常规基于STT-MTJ的主从触发器的说明。
[0019] 图2A和2B是使用分压器的另一常规基于STT-MTJ的触发器的说明。
[0020] 图3A-B说明显示SHE的导体和磁性切换中GSHE的使用。
[0021]图4A说明通过采用SHE形成的存储器单元400的侧视图。
[0022]图4B是图4A的存储器单元400的俯视图。
[0023]图4C说明图4A的存储器单元400的装置符号和等效电路。
[0024]图5A说明使用用于主级的双GSHE-MTJ存储元件的示范性三相NVFF的电路图。
[0025] 图5B说明与图5A的示范性三相NVFF相关的时序图。
[0026] 图6说明示范性NVFF的双GSHE-MTJ存储结构的堆叠实施方案。
[0027]图7A说明众所周知的斯托纳-沃尔法特星形曲线。
[0028]图7B说明关于图7A的斯托纳-沃尔法特切换星形线的众所周知的等式。
[0029]图8A-B说明示范性双GSHE-MT J存储元件的MTJ的易磁化轴关于共同GSHE条带的切 换电流极化方向的定向。
[0030]图9说明根据本发明的方面操作示范性三相NVFF的方法。
【具体实施方式】
[0031]在以下针对本发明的特定实施例的描述和相关图式中揭示本发明的若干方面。可 在不脱离本发明的范围的情况下设计出替代实施例。此外，将不会详细描述本发明的众所 周知的元件，或将省略所述元件，以免混淆本发明的相关细节。
[0032]词语"示范性"在本文中用以表示"充当实例、例子或说明"。本文中描述为"示范 性"的任何实施例未必应被理解为比其它实施例优选或有利。同样，术语"本发明的实施例" 并不需要本发明的所有实施例包含所论述的特征、优点或操作模式。
[0033]本文中所使用的术语仅仅是为了描述特定实施例的目的，且并不希望限制本发明 的实施例。如本文中所使用，单数形式"一"和"所述"既定还包含复数形式，除非上下文另外 清楚地指示。将进一步理解，术语"包括"及/或"包含"当在本文中使用时指定所陈述的特 征、整数、步骤、操作、元件及/或组件的存在，但并不排除一或多个其它特征、整数、步骤、操 作、元件、组件及/或其群组的存在或添加。
[0034]另外，许多实施例是依据待由（例如)计算装置的元件执行的动作序列来描述。将 认识到，本文中所描述的各种动作可由特定电路(例如，专用集成电路(ASIC))、由正由一或 多个处理器执行的程序指令或由所述两者的组合来执行。另外，本文中所描述的这些动作 序列可被视为全部在任何形式的计算机可读存储媒体内体现，在所述计算机可读存储媒体 中存储有对应计算机指令集，所述计算机指令在执行时将致使相关联处理器执行本文中所 描述的功能性。因此，本发明的各种方面可以许多不同形式来体现，所有所述形式均预期在 所主张的标的物的范围内。另外，对于本文中所描述的实施例中的每一者来说，任何此类实 施例的对应形式可在本文中被描述为(例如）"经配置以(执行所描述的动作）的逻辑"。 [0035]虽然以上论述的STT-MRAM技术提供对用于非易失性存储器单元的常规SRAM技术 的显著改进，例如在大小、速度、成本、面积等方面的改进，但在常规实施方案中的非易失性 触发器和锁存器的设计中尚未有效利用STT-MRAM技术。STT-MRAM位单元的二端子性质关于 在读取操作期间写入STT-MRAM位单元强加上文所论述的限制，如针对触发器功能性所需 要。因此，示范性实施例是针对使用利用如下所谓的自旋霍尔效应(SHE)的三端子磁性存储 元件而克服这些限制。
[0036] 参考图3A，在导体300中证明SHE。在指示的方向上通过导体300的电子309由于自 旋轨道耦合而在表面302、304、306和308上分别沿着箭头301、303、305和307指示的方向极 化。自旋霍尔比经定义为心《 =
[0037] 虽然SHE可用以沿方向301、303、305及307诱发磁极性，但可通过使用具有适当厚 度(例如仅几纳米的厚度)的特殊材料(例如β钨)用于导体300而改善效果，例如，如派(Pai) 等人在2012年应用物理通讯§101,122404公布为"利用钨的巨自旋霍尔效应的自旋转移力 矩装置（Spin transfer torque devices utilizing the giant spin Hall effect of tungsten"（下文中，Pai参考文件）中所描述。更详细来说，图3B说明具有长度(L)、厚度(t) 及宽度(W)的导体300,其中参考Pai，以至多约0.33倍数量级展示改进0SH。这得到所谓的巨 自旋霍尔效应(GHSE)。
[0038]自旋电流产生效率由以下等式提供:g = g= 兰=其中" Is "是自旋电 流，"Ic"是充电电流。自旋电流产生效率Is/Ic可通过对导体500的尺寸进行适当变化而进一 步增强。举例而言，对于95(1 = 0.30，1^ = 50-100111]1及丨=2111]1的值，可见比15/1(；可高达7.5至 15。大约7.5至15的此自旋电流产生效率可为典型的，考虑到L/t之比为约25至50,对于厚度 "t"仅为几纳米而长度"L"为约数十纳米的情况是典型的。相比之下，来自STT极化的自旋电 流产生效率仅为约0.6。
[0039] 此外，对于例如β_钨、β_钽和铂等导体材料，0SH已改善超过三个数量级（约ΙΟΟΟχ) 到约0.3。这些改进涉及与先前说明的SHE相比为何GSHE被视为"巨"的原因。GSHE提供将基 于电子309的电流转换为自旋电流的有效方法，所述自旋电流可用于提供切换电流到MT J单 J L 〇
[0040] 此外，与STT-MRAM相比，在使用MTJ的相同电阻情况下，使用GHSE效应的编程功率 可降低约50至200倍，其意味着基于GHSE更容易写入MTJ，其又转化为较小存储器单元及高 存储器密度。此外，使用GHSE消除针对STT-MRAM观测的写入电流(Im)的上限（以便避免隧 道或势皇层的击穿）。如所示，置放于导体300之上的磁性元件310可在由箭头301指示的方 向中得到极化。如先前所描述，比Is/Ic可通过调整面积A(=L*w)或面积a( = t*w)或换句话 说通过调整比（L/t)而改变。如果磁性材料310置放成所展示定向（其中宽度W宽于厚度t)， 则方向301影响磁性材料310的极化。更具体来说，当经配置为自由层的磁性材料310置放于 导体300之上(经配置为自旋轨道耦合层)时，来自自旋霍尔效应的自旋定向301可影响自由 层磁性材料310的磁化。
[0041] 现在参看图4A，说明通过SHE(或更具体来说GSHE)切换(编程或写入）的常规存储 器元件400的侧视图。包括可由强自旋轨道耦合材料(例如β-Wj-Ta或Pt)形成的导体400的 SHE/GSHE条带(在此情况下，简称为GSHE条带400)形成于端子A与端子B之间。端子A及端子B 可由例如铜的金属形成。MTJ 401置放于GSHE条带300上方，其中MTJ 401的自由层邻近于且 接触GSHE 400。写入电流Iw在A与B之间指示的方向上通过GSHE条带。基于引起的自旋极化， 可切换MTJ 401的自由层。这提供编程MTJ 401的高效方式。另外，在存储器元件400中，任选 的层Ru和CoFe以及反铁磁层(AFM)和/或合成反铁磁层(SAF)连同顶部电极也描绘为形成于 MTJ 401上。基于感测读取电流I職而读取MTJ 401，如以下部分中将进一步阐释。
[0042] 参考图4B，展示由图4A的常规SHE/GSHE布置切换的MTJ 401的俯视图。方向402与 从端子A到端子B/从端子B到端子A的写入电流垂直，且被称作MTJ 401的易磁化轴。MTJ 401 的自由层驻留在沿易磁化轴402的最小磁静能区域。更详细来说，易磁化轴定向是自由层的 基于自由层的形状的性质。当去除外部磁化力时，自由层将总是沿易磁化轴磁化。在常规 SHE切换MTJ中，SHE写入电流正交于易磁化轴定向，以使得SHE诱发的自旋定向符合易磁化 轴定向。因此，易磁化轴402在图4B中被视为沿X方向定向，且与写入电流I w的方向横切。另 一方面，MTJ 401的难磁化轴404(其与易磁化轴402垂直)沿y方向形成。MTJ 401的自由层介 接GSHE条带300且易磁化轴402符合或平行于对应GSHE诱发自旋定向。换句话说，MTJ 401的 自由层的易磁化轴402的定向平行于由穿越两个端子A与B之间的GSHE条带300的电子产生 的磁化轴。如先前解释，如果自由层的磁化与固定层的磁化对准(平行），则MTJ在低电阻状 态(P状态）中；且如果自由层的磁化与固定层的磁化反对准(反平行），则MTJ在高电阻状态 (AP状态）中。
[0043]参看图4C，描绘常规SHE/GSHE切换MTJ元件400的等效电路，以及用于装置的符号。 在操作条件下，当端子A与端子B之间的电流不小于阈值(约20uA)时，如果电流从A流到B，则 MTJ切换到状态'0'（低MTJ电阻）；且如果电流在相反方向（从B到A)上流动，则切换到状态 ' Γ (高MTJ电阻）。当A与B之间的电流小于阈值（约20uA)时，MTJ保持其先前状态（' 0 '或 '1，）。
[0044]参考图5A-B，将描述从例如存储器元件400等GSHE-MT J元件构造的示范性非易失 性触发器(NVFF)500。以下部分中将论述对NVFF 500的改进和/或修改。因此，参考图5A， NVFF 500包含GSHE-STT-MTJ元件Jl和J2,其可对应于存储器元件400。在一个方面中，使用 GSHE-MTJ装置Jl和J2形成主级，且从级包含一对交叉耦合的反相器。在操作期间，有可能在 将第二数据值"d"写入主级的同一时钟循环中从从级读出第一数据值"q"。读取和写入操作 可在多个阶段中发生。在第一时钟循环期间，例如在第一阶段或初始化阶段中，可初始化从 级，随后在第二阶段或读取阶段中，当前存储在主级中的第一数据值可被读出且变成在 NVFF 500的"q"输出处有效。在随后的且不与第二阶段重叠的第三阶段或写入阶段中，将第 二数据值"d"写入主级。
[0045] 更详细来说，参考图5A，NVFF 500的主级包含两个GSHE-MTJ装置Jl和J2,其中两个 GSHE-MTJ装置Jl和J2的第一端子A和第二端子B电连接。Jl的第一端子Al连接到J2的第二端 子B2以形成第一组合端子A1B2,且Jl的第二端子Bl连接到J2的第一端子A2以形成第二组合 端子A2B1。这些电连接可通过在两个端子A1B2与A2B1之间的GSHE条带的任一侧或第一和第 二侧上的MTJ的物理堆叠结构而实现，这将在以下部分中进一步描述。
[0046] NVFF 500的从级包含由常规互补金属氧化物半导体(CMOS)技术形成的一对交叉 耦合的反相器，其中第一反相器(Invl)由p沟道MOS(PMOS)上拉晶体管Pl和η沟道MOS(NMOS) 下拉晶体管Nl形成。类似地，第二反相器(Ιην2)包含PMOS Ρ2和NMOS Ν2。第一和第二反相器 可使用均衡晶体管EQ而均衡。
[0047] 第一控制信号phil、第二控制信号phi2和第三控制信号phi3控制用于NVFF 500上 的读取和写入操作的以上三个阶段。控制信号Phil、phi2和phi3可在一些方面中连接到个 别端口或时钟端口，例如NVFF 500的第一、第二和第三时钟端口。控制信号phil、phi2和 phi3可从例如系统时钟等单个时钟导出。
[0048]第一控制信号phil连接到均衡晶体管EQ，以使得当phil为高时，从级的两个反相 器Invl和Inv2被均衡。更具体来说，第一的输入节点通过均衡晶体管耦合到第二反相器的 输入节点，以使得当均衡晶体管经激活时，第一和第二晶体管的输入节点连接，且当Phil为 高时不使有效输出V'可用。因此，为了从例如第二反相器的输出节点获得有效输出V'，必 须将Phil驱动为低。因此，施加短持续时间脉冲以均衡反相器，且随后使phil返回到低级， 以便初始化从级用于读取操作。
[0049] 第二控制信号phi2连接到第一和第二通过门晶体管PGl和PG2。第一GSHE-MTJ Jl 的第一读取端子Cl通过PGl连接到Invl的输出节点，且第二GSHE-MTJ J2的第二读取端子C2 通过PG2连接到Invl的输入节点。从Cl和C2读出的值将为互补值。当phi 2为高时，通过接通 PGl和PG2,这些互补值传递到Invl的节点。当EQ未经启用时，所述互补值将由交叉耦合的反 相器Invl和Inv2放大以在反相器Inv2上导出的输出节点"q"处供应所述数据值。因此，一旦 Phil被驱动为低，便在phi2上驱动或维持高值以实现通过输出"q"使数据从主级传递到从 级。输出"q"可提供在时钟循环期间从NVFF 500读出的第一数据值。
[0050] 现在到写入阶段，比如第二数据值，控制信号Phi3被驱动为高，这第三通过门晶体 管PG3将第二数据值从数据输入端口 "d"传递到主级的第二组合端子B1A2。第一组合端子 A1B2维持在Vdd_div2的写入参考电压，其表示近似为正供应电压Vdd的二分之一值的电压。 可通过写入参考电压端口供应写入参考电压。为了确保正在输出端口 "q"上从从级读出的 第一数据与正在输入端口 "d"上写入主级的第二数据值之间不存在混淆，控制信号phi3和 phi2是交错的。在一些情况下，phi3可为phi2的反相值或phi2的稍微经延迟且反相值。
[0051] 从NVFF 500的以上描述可知，可见在主级中不需要额外读出放大器来感测存储在 GSHE-MTJ Jl和J2中的值。此外，NVFF 500中也不需要如常规NVFF实施方案中所见的分压 器。
[0052]参考图5B，提供NVFF 500的上述操作的示范性时序图。图5B中所示的时间实例11 与t7之间的持续时间表示系统时钟(未图示）的单个循环或时钟周期。在一些方面中系统时 钟可用以导出控制信号phil、phi2和phi3。
[0053] 组合参考图5A-B，将关于图5B中所示的信号的时间线描述NVFF 500的三相操作。 将首先描述读取操作。在时间tl，通过将第一控制信号phil驱动为高而起始读取操作，这激 活均衡晶体管EQ。在一些方面，可将phil驱动为过驱动，即，高于正供应电压Vdd的电压。以 此方式将控制信号驱动为过驱动可递送较高电压以确保电路的所需操作。因此，在时间tl 开始，反相器Invl和Inv2进入均衡或初始化阶段，其复位或清除输出"q"以准备读取存储在 GSHE-MTJ Jl和J2中的值。此类型的均衡也被称作"暴力感测放大"，其中EQ在时间tl在相同 起始点均衡所述两个反相器。
[0054] 在时间t2,将第二控制信号phi2驱动为高（同样在一些方面中具有驱动信号过驱 动电压的选择）。虽然一旦Phil上的脉冲变成低便可将phi2驱动为高，但在所示的时间线 中，在Phil仍为高时，可在时间t2将phi2驱动为高电压。这使得从头开始启用第一和第二晶 体管PGl和PG2以分别通过读取端子Cl和C2开始读取存储在GSHE-MTJ Jl和J2中的值。
[0055] -旦phil在时间t3变成低，phi2则在时间t4继续为高，在此点，均衡晶体管EQ不再 作用，且反相器Invl和Inv2双态切换以在其相应输出节点处递送互补输出。由于GSHE-MTJ Jl与J2之间的低电阻状态，使反相器Invl和Inv2的驱动更容易，从而避免对额外感测放大 器的需要。因此，在时间t4，输出q变成有效的。输出q保持在有效，或称为爬升有效状态直到 写入操作开始。输出"q"表示在第一时钟循环中从NVFF 500读出的第一数据值。
[0056]第二数据值的写入操作以在phi2在时间t5变成低之后在时间t6将phi3驱动为高 (并且在一些方面中可过驱动电压)而开始。必须谨慎确保将phi3驱动为高不与phi2为高重 叠（即，t6大于或等于t5)。如先前所提及，一些实施例可通过产生phi3作为phi2的反相或反 相且延迟版本而实施此情况。电压Vdd_div2施加于端子A1B2。使作为写入参考电压的Vdd_ div2的值接近于Vdd/2,且优选地稍微高于Vdd/2但至少比Vdd低0.2V。在一些方面中，写入参 考电压Vdd_div2也可以连接到第四传递晶体管PG4(例如，p沟道MOS或PM0S)。此第四传递晶 体管PG4及其连接是任选的，且因此它们在图5A中以点线表示。为了将第二数据值记录或写 入包括双GSHE-MTJ Jl和J2的主级中，将phi3维持为高，同时保持用于数据输入端口 d上的 第二数据值的有效数据信号，在时间t6开始且直到时间t7(同样，确保在此写入阶段期间维 持phi2为低）。
[0057]基于以上描述，可见可施加第一控制信号作为第一脉冲(例如，时间实例tl与t3之 间）用于均衡阶段，且可施加第二控制信号Phi2作为第二脉冲(例如，时间实例t2与t5之间， 确保当phil下降时，至少在t3之后的时间t4处phi2是有效的）。在phil和phi2上施加第一和 第二脉冲的时间期间可维持控制信号phi3为低。使用此控制信号的组合，NVFF 500可构造 为单级NVFF，其中在单个时钟循环内可在读取操作在进展中时执行写入操作。还应注意，在 针对写入第二数据值利用单个"d"输入的意义上，NVFF 500的上述操作涉及单极写入。换句 话说，不需要产生"d"的互补或逆值且施加于MTJ用于切换(与需要"d"的真且互补值用于常 规NVFF的操作的常规实施方案相反）。通过使用施加于组合端子中的一者(例如，B1A2,如所 示)的写入参考电压Vdd_di v2而实现单极写入，借此如果第二数据值大于写入参考电压，那 么逻辑"Γ可存储在双GSHE-MTJ Jl和J2中，且如果第二数据值小于写入参考电压，那么逻 辑"〇"可存储在双GSHE-MTJ Jl和J2中。
[0058]现将描述NVFF 500的以上结构的变化。如先前所提及，第四通过门晶体管PG4可为 PMOS晶体管，其可为任选的。晶体管PG4可用以最小化读取干扰。晶体管PG4也可以由第三控 制信号Phi3控制，以使得晶体管PG4可当phi3为低时经启用而传导。换句话说，例如在读取 操作期间当phi3未有效高时可接通晶体管PG4。这致使还将写入参考电压Vdd_div2供应到 第二组合端子。因此，在读取操作期间，第一和第二组合端子两者将连接到写入参考电压， 这意味着不会无意中将新数据值写入主级，这最小化读取干扰。
[0059] 如果VdcLdiW/RMTj的值与I。相比小得多（即，用以翻转MTJ Jl和J2的状态的切换 临界电流或切换阈值电流I。足够高以避免读取干扰），那么NVFF 500中可不需要晶体管 PG4。电压Vdd_div2可设定成高于Vdd/2,但必须小于Vdd或优选地比Vdd小大约0.2V，用于晶 体管PG4的改善的电导率。
[0060] 参考图6，说明用于形成双GSHE-MTJ J1和J2的实施例，说明为"600"的组合连同其 描述的连接。如图所示，所述两个GSHE-MTJ Jl和J2可通过在形成于两个组合端子A2B1与 A1B2之间的GSHE条带的任一侧上堆叠 MTJ Jl和J2而形成。图6的堆叠双GSHE-MTJ结构600提 供夹在两个MTJ Jl和J2的两个自由层之间的GSHE条带的自旋轨道耦合，其允许形成于GSHE 条带层中的所得自旋轨道耦合的共享。所述两个固定层的磁化方向是相同的。用于示范性 GSHE-MTJ Jl和J2的其它堆叠结构在本发明的范围内也是可能的。
[0061] 将首先参考图7A描述又另一个实施例。在图7A中，描绘众所周知的斯托纳-沃尔法 特(Stoner-Wohlfarth)星形线。简要地，斯托纳-沃尔法特星形线或曲线是斯托纳-沃尔法 特模型的几何表示。如所描绘，当曲线被横穿时磁化的不连续变化可出现。更具体来说，星 形线的切线（即，X轴及y轴)表示具有极端能量(即，局部最小值或局部最大值)的磁化方向。 对于具有单轴各向异性的系统，最接近于易磁化轴的切线导致稳定解决方案（g卩，最小能 量）。关于GSHE方向，可以观察到，如果GSHE条带的磁化方向从MTJ的易磁化轴偏移，那么切 换阈值电流(其在此情况下是通过端子C的最低电流，其可基于自旋转移力矩(STT)和巨自 旋霍尔效应(GSHE)的全辅助而实现MTJ的电阻状态的切换）小得多，如图7A中的例如"70 Γ 等顶峰描绘。如果另一方面易磁化轴与GSHE磁化方向对准，那么切换阈值电流(其在此情况 下是通过端子C以实现MTJ中的状态的切换的最低电流，具有自旋转移力矩(STT)且在巨自 旋霍尔效应(GSHE)的部分辅助或无辅助下）将较高，如星形线上的极值点702/703描绘。图 7B提供关于图7A的斯托纳-沃尔法特切换星形线的众所周知的等式。
[0062]在以下方面中，将论述通过利用斯托纳-沃尔法特切换星形线来降低GSHE-MTJ的 切换阈值电流的系统和方法。
[0063] 在图8A中，展示GSHE-MTJ存储器元件的俯视图，例如图4A-C的存储器元件400(或 图6的两个GSHE-MTJ J1/J2 600中的一者）。易磁化轴是沿着X轴，其与端子A与B之间的GSHE 条带的自旋轨道磁化方向一致或对准。MTJ以卵形或椭圆形状形成，且易磁化轴与所述椭圆 的长轴或较长轴线一致。如参考图7A-B中的斯托纳-沃尔法特切换星形线所论述，易磁化轴 和GSHE磁化方向的此对准不提供最低切换阈值电流。另一方面，当易磁化轴和GSHE磁化方 向未对准时，且甚至更具体来说既不平行也不垂直时，实现最低切换阈值电流(例如，对应 于顶峰701)。因此，图8B中展示基于易磁化轴和GSHE磁化方向的未对准定向而降低切换阈 值电流的方面。
[0064]在图8B中，制造由椭圆形状形成的MTJ，其易磁化轴与所述椭圆的长轴对准，使得 易磁化轴经定向为既不平行也不垂直于GSHE磁化方向。举例来说，MTJ与GSHE磁化方向成45 度角定向，这产生最低切换电流。一般来说，可使用〇与90度之间的任何角度（即，任何锐 角），谨记45度角可提供最佳结果或最低切换电流。以此方式，易磁化轴和GSHE磁化方向未 对准而导致极低切换阈值电流。此低切换阈值电流提供对例如图5A中的GSHE-MTJ Jl和J2 的写入的进一步容易性。在图6中，可例如制造堆叠双GSHE-MTJ结构600,其中两个MTJ Jl和 J2以类似方式倾斜或对准。有可能将Jl和J2的倾斜角度形成为彼此不同（仍既不平行也不 垂直于共同极化）。替代地，可制造 MTJ Jl和J2两者以使得其易磁化轴重合。
[0065] 返回到图5A，可以观察到，NVFF 500以仅九个晶体管（组合的NMOS和PM0S，或换句 话说，总共九个M0SFET)和两个GSHE-MTJ形成。所述两个GSHE-MTJ Jl和J2可形成为其易磁 化轴倾斜或与GSHE极化成锐角定向，如上所述，其中此倾斜可减少具有小于2的纵横比的 MTJ的切换临界电流(如果MTJ纵横比大于2则也观测到切换电流改善）。所述两个GSHE MTJ Jl和J2可另外或替代地堆叠以用于如上所述的自旋轨道耦合层或共同GSHE层的共享。堆叠 减少了面积且使用一个GSHE-MTJ的切换功率来切换两个GSHE-MTJ，且因此是极高效的。 [0066]将了解，方面包含用于执行本文中所揭示的过程、功能及/或算法的各种方法。举 例来说，如图9中所说明，展示操作三相非易失性触发器(NVFF)(例如，NVFF 500)的方法。所 述方法包括:在时钟的第一时钟循环期间（例如，图5B中的时间tl-t7之间）从从级读取第一 数据值(例如，图5A中的"q"），所述从级包括与第二反相器(例如，图5A的Inv2)交叉耦合的 第一反相器(例如，图5A的Invl)-框902;以及在第一时钟循环期间将第二数据值(例如，图 5A中的"d"）写入主级，所述主级包括双巨自旋霍尔效应(GSHE)磁性隧道结(MTJ)结构，所述 结构通过在所述双GSHE-MTJ结构的第一组合端子与第二组合端子之间耦合第一 GSHE-MTJ (例如，图5A中的Jl)与第二GSHE-MTJ(例如，图5B中的J2)而形成。
[0067]因此，已经呈现与使用GSHE-MTJ的示范性NVFF相关的示范性实施例以及针对用于 改善切换电流的GSHE-MTJ的堆叠和MTJ的定向的倾斜的各种实施例的描述。
[0068]所属领域的技术人员将了解，可使用多种不同技术及技艺中的任一者来表示信息 及信号。例如，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示 可遍及以上描述提及的数据、指令、命令、信息、信号、位、符号和芯片。
[0069] 另外，所属领域的技术人员将了解，结合本文中所揭示实施例所描述的各种说明 性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为清楚地 说明硬件与软件的此可互换性，上文已大体上关于其功能性而描述了各种说明性组件、块、 模块、电路和步骤。此类功能性是实施为硬件还是软件取决于特定应用和外加于整个系统 的设计约束。所属领域的技术人员可针对每一特定应用以不同方式来实施所描述的功能 性，但此类实施方案决定不应被解释为会导致脱离本发明的范围。
[0070] 结合本文所揭示的实施例而描述的方法、序列和/或算法可直接以硬件、以由处理 器执行的软件模块或以两者的组合来体现。软件模块可驻留在RAM存储器、快闪存储器、ROM 存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸磁盘、⑶-ROM或此项技术中已知 的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体 读取信息和将信息写入到存储媒体。在替代方案中，存储媒体可以与处理器成一体式。
[0071] 因此，示范性实施例可包含体现用于形成示范性紧凑的低功率三相GSHE-MTJ NVFF的方法的计算机可读媒体。因此，本发明不限于所说明的实例，且用于执行本文中所描 述的功能性的任何装置包含在本发明的实施例中。
[0072] 虽然前述揭示内容展示本发明的说明性实施例，但应注意，在不脱离如所附权利 要求书定义的本发明的范围的情况下，可在本文中做出各种改变和修改。无需以任何特定 次序来执行根据本文中所描述的本发明的实施例的方法权利要求的功能、步骤和/或动作。 此外，尽管可以以单数形式描述或主张本发明的元件，但除非明确陈述限于单数，否则也涵 盖复数形式。
【主权项】
1. 一种三相非易失性触发器NVFF，其包括： 主级，其包括双巨自旋霍尔效应GSHE-磁性隧道结MTJ结构，所述双GSHE-MTJ结构包括 耦合在第一组合端子与第二组合端子之间的第一GSHE-MTJ和第二GSHE-MTJ;以及 从级，其包括与第二反相器交叉耦合的第一反相器； 其中所述从级经配置以在时钟的第一时钟循环期间以第一数据值读出，且所述主级经 配置以在所述第一时钟循环期间以第二数据值写入。2. 根据权利要求1所述的三相NVFF，其包括经配置以在所述第一时钟循环的初始化阶 段期间初始化所述从级的第一控制信号、经配置以在所述第一时钟循环的读取阶段期间控 制所述第一数据值的读出的第二控制信号，以及经配置以在所述第一时钟循环的写入阶段 期间控制所述第二数据值的写入的第三控制信号。3. 根据权利要求2所述的三相NVFF，其中所述第一反相器的输入节点通过均衡晶体管 耦合到所述第二反相器的输入节点。4. 根据权利要求3所述的三相NVFF，其中所述第一控制信号经配置以在所述初始化阶 段期间激活所述均衡晶体管。5. 根据权利要求2所述的三相NVFF，其中所述第一 GSHE-MTJ的第一读取端子通过第一 通过门晶体管耦合到所述第一反相器的输入节点，且所述第二GSHE-MTJ的第二读取端子通 过第二通过门晶体管耦合到所述第一反相器的输出节点。6. 根据权利要求5所述的三相NVFF，其中所述第二控制信号经配置以在所述读取阶段 期间激活所述第一和第二通过门晶体管以将所述第一数据值从所述主级转移到所述从级。7. 根据权利要求6所述的三相NVFF，其中所述第一数据值在所述读取阶段期间在所述 第二反相器的输出节点处是有效的。8. 根据权利要求2所述的三相NVFF，其中所述第一组合端子通过第三通过门晶体管耦 合到数据输入端口，且所述第二组合端子耦合到写入参考电压。9. 根据权利要求8所述的三相NVFF，其中所述第三控制信号经配置以在所述写入阶段 期间激活所述第三通过门晶体管以将所述数据输入端口上可用的所述第二数据值写入到 所述主级中。10. 根据权利要求8所述的三相NVFF，其中所述第二组合端子通过第四通过门晶体管耦 合到所述写入参考电压。11. 根据权利要求10所述的三相NVFF，其中当所述第三控制信号为低时激活所述第四 通过门晶体管，以使得在读取操作期间，所述写入参考电压施加于所述第一和第二组合端 子以便最小化所述主级上的读取干扰。12. 根据权利要求2所述的三相NVFF，其中所述第一控制信号和所述第二控制信号分别 作为第一脉冲和第二脉冲而施加。13. 根据权利要求12所述的三相NVFF，其中所述第二脉冲从所述第一脉冲延迟。14. 根据权利要求2所述的三相NVFF，其中所述第三控制信号是所述第二控制信号的反 相值。15. 根据权利要求2所述的三相NVFF，其中所述第一、第二和第三控制信号是从所述时 钟导出。16. 根据权利要求2所述的三相NVFF，其中所述第一、第二或第三控制信号中的至少一 者被驱动到大于正供应电压的过驱动电压。17. 根据权利要求1所述的三相NVFF，其中所述第一组合端子包括所述第一 GSHE-MTJ的 第一端子和所述第二GSHE-MTJ的第二端子，且所述第二组合端子包括所述第一 GSHE-MTJ的 第二端子和所述第二GSHE-MTJ的第一端子。18. 根据权利要求1所述的三相NVFF，其中所述第一和第二GSHE-MTJ的易磁化轴经定向 为参考GSHE极化成锐角而倾斜。19. 根据权利要求18所述的三相NVFF，其中所述锐角是45度。20. 根据权利要求1所述的三相NVFF，其中所述第一和第二GSHE-MTJ被制造为堆叠在形 成于所述第一和第二组合端子之间的GSHE条带的第一和第二侧上。21. -种操作三相非易失性触发器NVFF的方法，所述方法包括： 在时钟的第一时钟循环期间从从级读取第一数据值，所述从级包括与第二反相器交叉 耦合的第一反相器；以及 在所述第一时钟循环期间将第二数据值写入到主级中，所述主级包括双巨自旋霍尔效 应GSHE-磁性隧道结MTJ结构，所述结构通过在所述双GSHE-MTJ结构的第一组合端子与第二 组合端子之间耦合第一 GSHE-MTJ和第二GSHE-MTJ而形成。22. 根据权利要求21所述的方法，其包括在所述第一时钟循环的初始化阶段期间以第 一控制信号初始化所述从级，在所述第一时钟循环的读取阶段期间使用第二控制信号读取 所述第一数据值，以及在所述第一时钟循环的写入阶段期间使用第三控制信号写入所述第 二数据值。23. 根据权利要求22所述的方法，其包括在所述初始化阶段期间将所述第一反相器的 输入节点耦合到所述第二反相器的输入节点。24. 根据权利要求22所述的方法，其包括在所述读取阶段期间将分别来自所述第一和 第二GSHE-MTJ的第一和第二读取端子的所述第一数据转移到所述第二反相器的输出节点。25. 根据权利要求22所述的方法，其包括在所述写入阶段期间将所述第二数据值从数 据输入端口写入到所述主级。26. 根据权利要求25所述的方法，其进一步包括在所述写入阶段期间将写入参考电压 耦合到所述第二组合端子。27. 根据权利要求26所述的方法，其进一步包括在所述读取阶段期间将所述写入参考 电压耦合到所述第一组合端子以最小化所述主级上的读取干扰。28. 根据权利要求21所述的方法，其包括使所述第一和第二GSHE-MTJ的易磁化轴参考 GSHE极化成锐角而定向或倾斜。29. 根据权利要求21所述的方法，其包括通过在形成于所述第一和第二组合端子之间 的GSHE条带的第一和第二侧上堆叠所述第一和第二GSHE-MTJ而形成所述双GSHE-MTJ结构。30. -种系统，其包括： 三相非易失性触发器NVFF，其具有主级和从级； 用于在时钟的第一时钟循环期间从所述从级读取第一数据值的装置，所述从级包括与 第二反相器交叉耦合的第一反相器；以及 用于在所述第一时钟循环期间将第二数据值写入到所述主级中的装置，所述主级包括 双巨自旋霍尔效应GSHE-磁性隧道结MTJ结构，所述结构通过在所述双GSHE-MTJ结构的第一 组合端子与第二组合端子之间耦合第一 GSHE-MTJ和第二GSHE-MTJ而形成。
【文档编号】G11C11/16GK105917582SQ201580004461
【公开日】2016年8月31日
【申请日】2015年1月19日
【发明人】文清·吴, 肯德里克·海·良·袁, 卡里姆·阿拉比
【申请人】高通股份有限公司