字节可擦除非易失性存储器架构及其擦除方法
【专利摘要】本发明公开了布置成行和列的存储器单元，每个存储器单元具有相等击穿电压的源极区和漏极区、以及在沟道区上方的浮栅和控制栅。所述存储器单元行布置成群集，每个群集具有仅将该群集中的所有所述源极区连接的源极线。字线各自连接一行存储器单元的所有所述控制栅。位线各自连接一列存储器单元的所有所述漏极区。源极线互连件各自连接一列群集的所有所述源极线。一个群集可通过以下方式来擦除：将正电压施加到用于该群集的字线并将接地电位施加到其他字线；将接地电位施加到用于该群集的所述源极线互连件并将正电压施加到其他源极线互连件；以及将接地电位施加到用于该群集的所述位线并将正电压施加到其他位线。
【专利说明】
字节可擦除非易失性存储器架构及其擦除方法
技术领域
[0001] 本发明涉及非易失性存储器设备，并且更具体地讲涉及提高存储器单元擦除的粒 度的存储器单元和阵列架构、以及操作方法。
【背景技术】
[0002] 非易失性半导体存储器设备在本领域中是熟知的。参见例如美国专利No. 5，029， 130,该专利以引用方式并入本文以用于所有目的。参考图1，示出了常规非易失性半导体存 储器单元10。单元10包括半导体衬底12,诸如硅。在一个实施例中，衬底12可为P型硅衬底。
[0003] 在衬底12内，限定有源极区14和漏极区16,在这两者之间设有沟道区18。与漏极区 16的单次注入工艺相比，源极区14使用双重注入工艺形成，使得与漏极区16的较低击穿电 压(例如，约5伏或更小)相比，源极区14具有较高击穿电压(例如，约11.5伏或更高）。设置在 源极区14、沟道区18和漏极区16上方的是绝缘材料的第一层20。第一层20可为由二氧化硅、 氮化硅或氮氧化硅制成的绝缘材料。设置在第一层20上方的是浮栅22。浮栅22定位于沟道 区18的第一部分和源极区16的一部分上方。浮栅22可为多晶硅栅，并且在一个实施例中，可 为再结晶的多晶硅栅。第二绝缘层24形成在浮栅22和邻近浮栅22横向地设置的第三绝缘层 26上方。这些绝缘层可为二氧化硅、氮化硅或氮氧化硅。控制栅28(字线）具有两个部分:第 一部分28a，所述第一部分横向地设置成邻近浮栅并在沟道区18的第二部分上方；以及第二 部分28b，所述第二部分向上延伸并在浮栅22的一部分上方。第一部分28a还可（但不是必 须)部分地重叠在漏极区16上。
[0004] 首先，当期望擦除单元10时，将接地电位施加到源极14和漏极16。将高正电压施加 到控制栅28。浮栅22上的电荷通过福勒-诺德海姆(Fowler-Nordheim)隧穿机制诱发以隧穿 通过第三层26到达控制栅28,从而使浮栅22带正电。
[0005] 当期望对所选单元10进行编程时，将接地或小电位施加到漏极区16。将接近控制 栅28限定的M0S结构的阈值电压的正电压施加到控制栅28。将高正电压施加到源极区14。由 漏极区16产生的电子将通过弱反转沟道区18从漏极区16流向源极区14。当电子到达绝缘层 26隔断控制栅28与浮栅22的区域时，电子发生约等于源极电压的陡电位降。这些电子将加 速并变热，并且其中一些将注入到第一绝缘层20中并穿透第一绝缘层注入到浮栅22上。电 子将持续注入到浮栅22上，直到带电浮栅22已无法再维持下方高表面电位以产生热电子。 这时，浮栅22中的电子或负电荷将"断开"从漏极区16流到浮栅22上的电子。
[0006] 最后，在读取周期中，将接地电位施加到源极区14。常规的晶体管读取电压分别施 加到漏极区16和控制栅28。如果浮栅22带正电（即，浮栅放电），那么浮栅22正下方的沟道区 18导通。当控制栅28升至读取电位时，沟道区18位于第一部分28a正下方的区域也会导通。 因此，整个沟道区18将导通以致使电流从源极区16向漏极区14流动。这将会是T状态。
[0007] 另一方面，如果浮栅22带负电，那么浮栅22正下方的沟道区18弱导通或完全断开。 即使当控制栅28升至读取电位时，电流也将几乎或根本不流过浮栅22正下方的沟道区18的 部分。在这种情况下，电流与"1"状态的电流相比极小，或根本无电流。以此方式，单元10被 感测到在"0"状态下进行编程。
[0008] 已知的是将图1的存储器单元10配置成此类存储器单元的镜组对的阵列30,其中 每个存储器单元对共享单个的公共源极区14,如图2所示。每个源极区14形成为在行方向上 延伸使得其在该行存储器单元对中的所有存储器单元对之间共享的连续源极线。每个控制 栅28形成为在行方向上延伸使得其在该行存储器单元中的所有存储器单元10之间共享的 连续字线。来自每行存储器单元对的源极线14可如图2所示那样连接在一起，但这并非是必 须的。用于每列存储器单元的漏极区16连接在一起成连续位线（即，每个位线电连接到该列 中的存储器单元的所有漏极区16)。该阵列还包括外围电路(未示出），所述外围电路包括常 规行地址解码电路、列地址解码电路、读出放大器电路、输出缓冲器电路和输入缓冲器电 路。这些常规电路在本领域中是熟知的。
[0009] 在这种阵列配置中，可以通过施加表1中的以下电压来对目标存储器单元进行擦 除、编程和读取(其中选中的线包含目标存储器单元，而未选的线不包含目标存储器单元）。 藍
[0010] 利用以上配置，可对单个存储器单元10进行编程和读取。然而，存储器单元10无法 被单个擦除。相反，整行存储器单元在单一擦除操作中被擦除。如果仅需要将一个存储器单 元、或者一字节的数据（即，8个存储器单元)擦除，那么同行存储器单元中存储的所有其他 字节数据也将被擦除并需要在擦除操作后编程回阵列中。
[0011] 这个问题也同样出现于具有一个或多个额外栅极的存储器单元。参见例如美国专 利N〇.7,315,056,该专利以引用方式并入本文以用于所有目的。参考图3,示出了常规非易 失性存储器单元110,其具有与存储器单元10相同的对应结构(衬底112、源极区114、漏极区 116、沟道区118、第一绝缘层120、浮栅122、第二绝缘层124、第三绝缘层126和具有下部部分 128a与上部部分128b的控制栅128)。另外，耦合栅132形成有设置在源极区114上方并与其 绝缘的下部部分132a和向上延伸并在浮栅122上方的上部部分132b。
[0012]图4示出存储器单元110的常规阵列130,所述阵列基本具有与阵列30相同的配置， 不同之处在于添加了耦合栅132,该耦合栅形成为在行方向上延伸使得其在该行存储器单 元对中的所有存储器单元对之间共享的连续耦合栅线。在这种阵列配置中，可以通过施加 表2中的以下电压来对目标存储器单元进行擦除、编程和读取(其中选中的线包含目标存储 器单元，而未选的线不包含目标存储器单元）。 表2
[0013] 利用以上配置，可对单个存储器单元110进行编程和读取。然而，存储器单元110无 法被单个擦除。相反，整行存储器单元在单一擦除操作中被擦除。如果仅需要将一个存储器 单元、或者一字节的数据（即，8个存储器单元)擦除，那么同行存储器单元中存储的所有其 他字节数据也将被擦除并需要在擦除操作后编程回阵列中。
[0014] 需要一种允许对每行存储器单元中的仅一部分存储器单元(例如，存储一字节数 据的8个存储器单元)进行擦除而不干扰其他存储器单元(尤其同行存储器单元中的其他存 储器单元)的编程状态的阵列架构。
【发明内容】
[0015] 先前提到的问题和需要通过包括布置成行和列的多个存储器单元的存储器设备 得到解决。每个存储器单元包括:位于半导体衬底中的间隔开的源极区和漏极区，其中沟道 区在其间延伸，其中源极区和漏极区形成具有实质上相等的击穿电压的结;浮栅，该浮栅设 置在沟道区的第一部分上方并与其绝缘；以及控制栅，该控制栅设置在沟道区的第二部分 上方并与其绝缘。存储器单元的每行布置成存储器单元的群集，其中群集布置成行和列，其 中每个群集包括将群集中的存储器单元的源极区连接在一起的源极线，并且其中每个源极 线不连接到同行群集中的其他群集中的存储器单元的源极区。存储器单元的每行包括将这 行存储器单元中的存储器单元的所有控制栅连接在一起的字线。存储器单元的每列包括将 这列存储器单元中的存储器单元的所有漏极区连接在一起的位线。群集中的每列包括将这 列群集中的群集的所有源极线连接在一起的源极线互连件。
[0016] 提供一种擦除布置成行和列的存储器单元的阵列的一部分的方法。存储器单元中 的每一者包括:位于半导体衬底中的间隔开的源极区和漏极区，其中沟道区在其间延伸，其 中源极区和漏极区形成具有实质上相等的击穿电压的结;浮栅，该浮栅设置在沟道区的第 一部分上方并与其绝缘；以及控制栅，该控制栅设置在沟道区的第二部分上方并与其绝缘。 存储器单元的每行布置成存储器单元的群集，其中群集布置成行和列，其中每个群集包括 将群集中的存储器单元的源极区连接在一起的源极线，其中每个源极线不连接到同行群集 中的其他群集中的存储器单元的源极区。存储器单元的每行包括将这行存储器单元中的存 储器单元的所有控制栅连接在一起的字线。存储器单元的每列包括将这列存储器单元中的 存储器单元的所有漏极区连接在一起的位线。群集中的每列包括将这列群集中的群集的所 有源极线连接在一起的源极线互连件。用于擦除群集中的一个中的存储器单元的方法包 括:将正电压施加到用于一个群集的字线中的一者并将接地电位施加到字线中的其他字 线;将接地电位施加到用于一个群集的源极线互连件并将正电压施加到源极线互连件中的 其他源极线互连件；以及将接地电位施加到用于一个群集的位线并将正电压施加到位线中 的其他位线，其中一个群集中的存储器单元的浮栅上的电子从浮栅隧穿到控制栅。
[0017] 通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
【附图说明】
[0018] 图1为常规非易失性存储器单元的剖视图。
[0019] 图2为图1的存储器单元的常规阵列架构的俯视图。
[0020] 图3为替代的常规非易失性存储器单元的剖视图。
[0021 ]图4为图3的存储器单元的常规阵列架构的俯视图。
[0022] 图5为本发明的非易失性存储器单元的剖视图。
[0023] 图6为图5的存储器单元的阵列架构的俯视图。
[0024] 图7为本发明的非易失性存储器单元的可供选择的实施例的剖视图。
[0025] 图8为图7的存储器单元的阵列架构的俯视图。
【具体实施方式】
[0026]本发明为一种存储器单元42的阵列40的存储器单元和阵列架构，这种存储器单元 和阵列架构允许在擦除操作中仅擦除每行中的一些存储器单元(例如，仅8个存储器单元）， 而不干扰在该行或其他行中的其他存储器单元的编程状态。存储器单元42在图5中示出，并 且包括以与图1的存储器单元10相同的元件编号表示的类似结构。存储器单元42与存储器 单元10的不同之处在于，漏极区44与源极区46-样也是高电压结。因此，源极区46和漏极区 44两者都是具有高击穿电压(约11.5伏或更高）的高电压结。
[0027]存储器单元42的阵列40的架构在图6中示出，并且包括以与图2的阵列30相同的元 件编号表示的类似结构。阵列40与阵列30的不同之处（除了以上所公开的存储器单元42中 的差异之外）在于，源极区46形成为仅用于一小组存储器单元对(例如，用于存储器单元对 的群集48)的在行方向上延伸的连续源极线。因此，阵列40包括多个行和列的存储器单元群 集48,每行和列具有其自己的共享的源极线46。每个字线28在行方向上延伸，并针对多个群 集48在存储器单元42行之间共享。阵列40还包括源极线互连件50,每个源极线互连件竖直 延伸，并且电连接到一列群集48的所有源极线46(经由竖直的互连件52)。因此，将电压施加 到任何给定源极线互连件50有效地将该电压施加到用于该列群集48的所有源极线46。 [0028]对于图6中所示的非限制性示例性实施例，每个群集48包括八对存储器单元42。对 于每个群集48,上行八个存储器单元42存储一字节的数据(例如，八位数据，每个存储器单 元42存储一位数据），并且下行八个存储器单元42存储另一字节数据。
[0029] 对于存储器单元阵列40,目标存储器单元42可通过施加与以上关于存储器单元阵 列30的表1中公开的相同的电压来编程和读取。然而，单个存储器单元42的子行（即，单个群 集48中的单行存储器单元42)可以在阵列40中擦除，而不影响其他存储器单元42(甚至与目 标子行处于相同行但在不同群集48中的存储器单元42)的编程状态。子行擦除通过施加以 下表3中的电压实现(其中选中的线包含或接触目标子行的存储器单元42,而未选的线不包 含或接触目标子行的存储器单元）。 表3
[0030] 对于目标子行中的存储器单元42中的每一者，这些存储器单元包括选中的字线、 选中的源极线和选中的位线。因此，将接地电位供应到源极区46和漏极区44两者，并且将高 正电压施加到控制栅28,其中浮栅22上的电荷通过福勒-诺德海姆隧穿机制诱发以隧穿通 过第三层26到达控制栅28,从而使浮栅22带正电。
[0031] 对于在与目标子行相同的行中的其他存储器单元42(8卩，在相同的行但不同群集 48中的存储器单元）中的每者，这些存储器单元包括选中的字线、未选源极线和未选位线。 因此，将高正电压施加到控制栅28、源极区46和漏极区44。利用耦合到浮栅22两端的高电 压，电子不会关闭浮栅22，由此保留其编程状态。
[0032]对于在与目标子行不同的行但相同的群集48中的存储器单元42中的每一者，这些 存储器单元包括未选字线、选中的源极线和选中的位线。因此，将接地电位施加到源极区 46、漏极区44和控制栅28。因此，这些存储器单元的编程状态得以保留。
[0033]对于在与目标子行不同的行和不同的列中的存储器单元42中的每一者，这些存储 器单元包括未选字线、未选源极线和未选位线。因此，将高正电压施加到源极区46和漏极区 44两者，并且将接地电位施加到控制栅28。利用耦合到浮栅22两端的高电压，电子不会关闭 浮栅22，由此保留其编程状态。
[0034] 对于在与目标子行不同的行和不同的群集48但相同的列（即，与包含目标子行的 群集48相同列的群集48)中的存储器单元42中的每一者，这些存储器单元包括未选字线、选 中的源极线（由于源极线互连件50)和选中的位线。因此，将接地电位施加到源极区46、漏极 区44和控制栅28。因此，这些存储器单元的编程状态得以保留。
[0035] 在上述示例性实施例中，在每个子行包含8个存储器单元的情况下，可单独地擦除 单个数据字节(例如，一次擦除一个字节），而不干扰数据的其他存储字节的存储状态。 [0036]图7-8示出包括第三栅极(例如，耦合栅）的存储器单元的可供选择的实施例。具体 地讲，图7示出存储器单元142,该存储器单元包括以与图3的存储器单元110相同的元件编 号表示的类似结构。存储器单元142与存储器单元110的不同之处在于，漏极区144与源极区 146-样也是高电压结。因此，源极区146和漏极区144两者具有相同的高击穿电压（约11.5 伏或更高）。
[0037]存储器单元142的阵列140的架构在图8中示出，并且包括以与图4的阵列130相同 的元件编号表示的类似结构。阵列140与阵列130的不同之处(除了以上所公开的存储器单 元142中的差异之外）在于，源极区146形成为仅用于一小组存储器单元对(例如，用于存储 器单元对的群集148)的在行方向上延伸的连续源极线。因此，阵列140包括多个行和列的存 储器单元群集148,每行和列具有其自己的共享的源极线146。每个字线128在行方向上延 伸，并针对多个群集148在存储器单元142行之间共享。阵列140还包括源极线互连件150,每 个源极线互连件竖直延伸，并且电连接到一列群集148的所有源极线146(经由竖直的互连 件152)。因此，将电压施加到任何给定源极线互连件150有效地将该电压施加到用于该列群 集148的所有源极线146。耦合栅132形成为仅用于该群集148中的存储器单元的在行方向上 延伸的连续耦合栅线。阵列140还包括耦合栅线互连件154，每个耦合栅线互连件水平延伸 (在行方向上），并且电连接到用于该行存储器单元142的所有耦合栅线132(经由竖直的互 连件156)。因此，将电压施加到任何给定控制栅线互连件154有效地将该电压施加到用于该 行存储器单元142的所有控制栅线132。
[0038] 对于图8中所示的非限制性示例性实施例，每个群集148包括八对存储器单元142。 对于每个群集148,上行八个存储器单元142存储一字节的数据(例如，八位数据，每个存储 器单元142存储一位数据），并且下行八个存储器单元142存储另一字节数据。
[0039] 对于存储器单元阵列140,目标存储器单元142可通过施加与以上关于存储器单元 阵列130的表2中公开的相同的电压来编程和读取。然而，单个存储器单元142的子行（即，单 个群集148中的单行存储器单元142)可以在阵列140中擦除，而不影响其他存储器单元142 (甚至与目标子行处于相同行但在不同群集148中的存储器单元142)的编程状态。子行擦除 通过施加以下表4中的电压实现(其中选中的线包含或接触目标子行的存储器单元142,而 未选的线不包含或接触目标子行的存储器单元）。 表4
阵列140的操作理论与以上针对阵列40所述的基本相同。
[0040] 应当理解，本发明不限于上述的和在本文中示出的实施例，而是涵盖落在所附权 利要求书的范围内的任何和所有变型形式。举例来说，本文中对本发明的提及并不意在限 制任何权利要求或权利要求术语的范围，而是仅涉及可由这些权利要求中的一项或多项权 利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的例子仅为示例性的，而不应 视为限制权利要求。最后，单个材料层可以被形成为多个这种或类似材料层，反之亦然。 [0041]应该指出的是，如本文所用，术语"在…上方"和"在…上"两者包容地包含"直接 在…上"（之间未设置中间材料、元件或空间）和"间接在…上"（之间设置有中间材料、元件 或空间）。同样地，术语"相邻"包括"直接相邻"（两者间未设置有中间材料、元件或空间）和 "间接相邻"（两者间设置有中间材料、元件或空间），并且"电耦接"包括"直接电耦接到"（两 者间未设置有将这些元件电连接在一起的中间材料或元件)和"间接电耦接到"（两者间设 置有将这些元件电连接在一起的中间材料或元件）。例如，"在衬底上方"形成元件可包括在 之间没有中间材料/元件的情况下在衬底上直接形成元件，以及在之间有一个或多个中间 材料/元件的情况下在衬底上间接形成元件。
【主权项】
1. 一种存储器设备，包括： 布置成行和列的多个存储器单元，其中所述存储器单元中的每一者包括： 位于半导体衬底中的间隔开的源极区和漏极区，其中沟道区在源极区和漏极区之间延 伸，其中所述源极区和所述漏极区形成具有实质上相等的击穿电压的结； 浮栅，所述浮栅设置在所述沟道区的第一部分上方并与其绝缘；以及 控制栅，所述控制栅设置在所述沟道区的第二部分上方并与其绝缘； 所述存储器单元的每行布置成所述存储器单元群集，其中所述群集布置成行和列，其 中每个群集包括将所述群集中的所述存储器单元的所述源极区连接在一起的源极线，其中 每个源极线不连接到同行群集中其他群集中的存储器单元的源极区； 所述存储器单元的每行包括将存储器单元行中的所述存储器单元的所有控制栅连接 在一起的字线； 所述存储器单元的每列包括将存储器单元列中的所述存储器单元的所有漏极区连接 在一起的位线； 群集中的每列包括将群集列中的所述群集的所有源极线连接在一起的源极线互连件。2. 根据权利要求1所述的存储器设备，其中对于所述存储器单元中的每一者，所述控制 栅包括设置在所述沟道区的所述第二部分上方并与其绝缘的第一部分以及在所述浮栅上 方延伸并与其绝缘的第二部分。3. 根据权利要求1所述的存储器设备，其中所述存储器单元被布置成存储器单元对，每 对位于两行所述存储器单元中，其中所述存储器单元对中的每一者的所述源极区形成为连 续区。4. 根据权利要求3所述的存储器设备，其中所述群集中的每一者包括一行所述存储器 单元中的八个所述存储器单元和另一行所述存储器单元中的八个所述存储器单元。5. 根据权利要求1所述的存储器设备，其中所述存储器单元中的每一者还包括设置在 所述源极区上方并与其绝缘的耦合栅。6. 根据权利要求5所述的存储器设备，其中所述存储器单元的所述群集中的每一者还 包括将所述群集中的所述存储器单元的所述耦合栅连接在一起的耦合栅线，其中每个耦合 栅线不连接到同一行群集中其他群集中的存储器单元的所述耦合栅。7. 根据权利要求1所述的存储器设备，其中所述源极区结和所述漏极区结各自具有大 致11.5伏或更高的击穿电压。8. -种用于擦除布置成行和列的存储器单元的阵列的一部分的方法，其中所述存储器 单元中的每一者包括： 位于半导体衬底中的间隔开的源极区和漏极区，其中沟道区在源极区和漏极区之间延 伸，其中所述源极区和所述漏极区形成具有实质上相等的击穿电压的结； 浮栅，所述浮栅设置在所述沟道区的第一部分上方并与其绝缘，以及 控制栅，所述控制栅设置在所述沟道区的第二部分上方并与其绝缘； 其中： 所述存储器单元的每行布置成所述存储器单元群集，其中所述群集布置成行和列，其 中每个群集包括将所述群集中的所述存储器单元的所述源极区连接在一起的源极线，其中 每个源极线不连接到同行群集中其他群集中的存储器单元的源极区； 所述存储器单元的每行包括将存储器单元行中的所述存储器单元的所有控制栅连接 在一起的字线； 所述存储器单元的每列包括将存储器单元列中的所述存储器单元的所有漏极区连接 在一起的位线； 群集中的每列包括将群集列中的所述群集的所有源极线连接在一起的源极线互连件。 用于擦除所述群集中的一个中的存储器单元的所述方法包括： 将正电压施加到所述一个群集的所述字线中的一者并将接地电位施加到其他的所述 字线， 将接地电位施加到所述一个群集的所述源极线互连件并将正电压施加到其他的所述 源极线互连件，以及 将接地电位施加到用于所述一个群集的所述位线并将正电压施加到其他的所述位线； 其中所述一个群集中的所述存储器单元的所述浮栅上的电子从所述浮栅隧穿到所述 控制栅。9. 根据权利要求8所述的方法，其中施加到一个所述字线的所述正电压为大致11.5伏。10. 根据权利要求9所述的方法，其中施加到其他的所述源极线互连件的所述正电压为 大致10-13伏，并且施加到其他的所述位线的所述正电压为大致10-13伏。11. 根据权利要求8所述的方法，其中所述源极区结和所述漏极区结各自具有大致11.5 伏或更高的击穿电压。12. 根据权利要求8所述的方法，其中对于所述存储器单元中的每一者，所述控制栅包 括设置在所述沟道区的所述第二部分上方并与其绝缘的第一部分以及在所述浮栅上方延 伸并与其绝缘的第二部分。13. 根据权利要求8所述的方法，其中所述存储器单元被布置成存储器单元对，每对位 于两行所述存储器单元中，其中所述存储器单元对中的每一者的所述源极区形成为连续 区。14. 根据权利要求13所述的方法，其中所述群集中的每一者包括一行所述存储器单元 中的八个所述存储器单元和另一行所述存储器单元中的八个所述存储器单元。15. 根据权利要求8所述的方法，其中所述存储器单元中的每一者还包括设置在所述源 极区上方并与其绝缘的耦合栅，并且其中所述存储器单元的所述群集中的每一者还包括将 所述群集中的所述存储器单元的所述耦合栅连接在一起的耦合栅线，其中每个耦合栅线不 连接到同一行群集中其他群集中的存储器单元的所述耦合栅，所述方法还包括： 将正电压施加到所述耦合栅线。16. 根据权利要求10所述的方法，其中所述存储器单元中的每一者还包括设置在所述 源极区上方并与其绝缘的耦合栅，并且其中所述存储器单元的所述群集中的每一者还包括 将所述群集中的所述存储器单元的所述耦合栅连接在一起的耦合栅线，其中每个耦合栅线 不连接到同一行群集中其他群集中的存储器单元的所述耦合栅，所述方法还包括： 将接地电位施加到所述耦合栅线。
【文档编号】G11C16/04GK105934795SQ201480074220
【公开日】2016年9月7日
【申请日】2014年12月15日
【发明人】N.杜
【申请人】硅存储技术公司