高密度低功率gshe-stt mram的制作方法
【专利摘要】本发明涉及存储器元件的系统及方法，所述存储器元件包括混合巨大自旋霍尔效应GSHE?自旋转移力矩STT磁阻随机存取存储器MRAM元件，所述GSHE?STT MRAM元件包含：GSHE条带，其形成在第一端子(A)与第二端子(B)之间；及磁性隧道结MTJ，其中所述MTJ的自由层介接所述GSHE条带，且所述MTJ的固定层耦合到第三端子(C)。所述自由层的易磁化轴的定向垂直于由穿越所述第一端子与所述第二端子之间的所述GSHE条带的电子产生的磁化，使得所述MTJ的所述自由层经配置以基于从所述第一端子注入到所述第二端子/从所述第二端子注入到所述第一端子的第一电荷电流及通过所述第三端子注入到所述MTJ中/经由所述第三端子(C)从所述MTJ当中提取的第二电荷电流而切换。
【专利说明】
高密度低功率GSHE-STT MRAM
[0001 ] 根据35U.S.C.§119的优先权主张
[0002]本专利申请案主张未决的2014年1月28日申请的名为"高密度低功率巨大自旋霍 尔效应-自旋转移力矩磁阻随机存取存储器(HIGH DENSITY LOW POWER GSHE-STT MRAM)" 的临时专利申请案第61/932，767号的权利，且所述临时专利申请案被转让给本发明的受让 人且其全文据此以引用方式明确地并入本文中。
技术领域
[0003] 所揭示实施例涉及高密度低功率混合巨大自旋霍尔效应(GSHE)-自旋转移力矩 (STT)磁阻随机存取存储器(MRAM)结构。
【背景技术】
[0004] 磁阻随机存取存储器(MRAM)为具有与易失性存储器相当的响应(读取/写入)时间 的非易失性存储器技术。与将数据存储为电荷或电流的常规RAM技术相对比，MRAM使用磁性 元件。如图1A及1B所说明，磁性隧道结(MTJ)存储元件100可由两个磁性层110及130形成，所 述两个磁性层中的每一者可保持磁矩，所述两个磁性层是由绝缘(隧道屏障)层120分离。两 个层中的一者(例如，固定层110)被设置为特定极性。另一层(例如，自由层130)的极性132 能够自由地改变以匹配于可被施加的外部磁场的极性。自由层130的极性132的改变将改变 MTJ存储元件100的电阻。举例来说，当磁化极性对准（图1A)时，存在低电阻状态(平行"P"磁 化低电阻状态"0"）。当磁化极性未对准（图1B)时，则存在高电阻状态(反平行"AP"磁化高电 阻状态"1"）。已简化MTJ 100的说明，且所属领域的技术人员将了解，所说明的每一层可包 括一或多个材料层，如所属领域中所知。举例来说，可将由反铁磁性材料制成的一或多个额 外层添加在自由层130的顶部上，以便改进所述自由层的切换速度及效率。
[0005] 参看图2,针对读取操作说明常规MRAM的存储器单元200。单元200包含晶体管210、 位线220、数字或源极线230及字线240。可通过测量MTJ 100的电阻来读取单元200。举例来 说，可通过激活关联晶体管210(晶体管接通)来选择特定MTJ 100,此情形可切换从位线220 通过MTJ 100的电流。归因于隧道磁阻效应，MTJ 100的电阻基于两个磁性层（例如，110、 130)中的磁化极性的定向而改变，如上文所论述。可从由自由层的磁化极性引起的电流确 定任何特定MTJ 100内部的电阻。通常，如果固定层110及自由层130具有相同磁化极性，那 么电阻低且读取"0"。如果固定层110及自由层130具有相反磁化极性，那么电阻较高且读取 T。
[0006] 不同于常规MRAM，自旋转移力矩磁阻随机存取存储器(STT-MRAM)在所属领域中为 我们所知，其中STT-MRAM位单元使用电子，所述电子随着其传递通过薄膜（自旋滤波器)而 变得自旋极化。STT-MRAM也被称为自旋转移力矩RAM( STT-RAM)、自旋力矩转移磁化切换RAM (自旋RAM)，及自旋动量转移(SMT-RAM)。在写入操作期间，自旋极化电子将力矩施加在自由 层上，此情形可切换自由层的磁化极性。读取操作类似于常规MRAM之处在于使用电流以检 测MTJ存储元件的电阻/逻辑状态，如前文所论述。如图3A所说明，STT-MRAM位单元300包含 MTJ 305、晶体管310、位线320及字线330。针对读取操作及写入操作两者接通晶体管310,以 便允许电流流动通过MTJ 305，使得可读取或写入逻辑状态。
[0007] 参看图3B，说明STT-MRAM单元301的更详细的图解，以供进一步论述读取/写入操 作。除了诸如MTJ 305、晶体管310、位线320及字线330的先前论述的元件以外，还说明源极 线340、感测放大器350、读取/写入电路系统360及位线基准370。如上文所论述，在读取操作 期间，产生读取电流，其通过MTJ 305而在位线320与源极线340之间流动。当准许电流经由 晶体管310而流动时，可基于位线320与源极线340之间的电压差来感测MTJ 305的电阻（逻 辑状态），将所述电压差与基准370进行比较且接着由感测放大器350放大。所属领域的技术 人员将了解，存储器单元301的操作及构造在所属领域中为我们所知。
[0008] 现在参看图4,说明包括STT-MRAM单元(诸如图3A的单元300)的存储器阵列。如本 文中所展示，每一位单元具有3个端子，即，字线选择端子(WL[*])、位线端子(BL[*])，及源 极线端子(SL[*])。具有诸如图3B的晶体管310的单一存取晶体管的此单元结构被称作1T1J (单晶体管单MTJ)实施方案，其被已知为消耗由常规SRAM单元消耗的面积的大约二分之一 到四分之一。如所展示，晶体管用以接通或关断MTJ与SL[i]之间的连接，其中晶体管是分别 由字线选择端子控制。
[0009] 更详细地说，在写入操作期间，将STT-MRAM位单元的MTJ配置为约2.5K到5K欧姆的 值的可编程电阻器。为了写入特定位单元，断言对应选定字线，且撤销断言所有未选定字 线。将待写入值的适当电压设置在BL[0，1，2…]及SL[0，1，2…]上。可将过激励电压施加在 晶体管门极上以避免晶体管的门极-漏极电压(V gd)下降到零，此是因为写入操作为双极的 (即，电流在一个方向上流动以用于写入逻辑0,及在相反方向上流动以用于写入逻辑1)。另 外，对STT-MRAM位单元的写入操作通常归因于先前描述的STT自旋极化电流而需要相对大 的电流(约150uA)。
[0010] 举例来说，在对位单元[i]的读取操作的状况下，断言对应选定字线，且撤销断言 所有未选定字线。将对应BL[i]及SL[i]两者连接到感测电路[i](例如，图3B的感测放大器 350)，且将电流与基准(例如，图3B的基准370)进行比较。如果电流大于基准，那么感测逻辑 〇,否则感测逻辑1。对于读取操作，因为读取操作为单极的，所以无需门极过激励电压。
[0011] 虽然STT-MRAM技术相比于用于非易失性存储器单元的常规SRAM技术提供显著改 进(例如，在大小、速度、成本、面积等等方面），但已作出磁性单元的面积的进步，其允许在 这些方面的进一步改进。举例来说，在利用所谓的自旋霍尔效应(SHE)的磁性单元的状况下 观测到一种此类进步。
[0012] 参看图5A，在导体500中演示SHE。在所指示方向上传递通过导体500的电子509归 因于自旋轨道耦合而沿着分别由箭头501、503、505及507指示的方向在表面502、504、506及 508上被极化。自旋霍尔比率被定义为
[0013] 虽然SHE可用以沿着方向501、503、505及507诱发磁极性，但可通过针对导体500使 用具有适当厚度(诸如仅几纳米的厚度）的特殊材料(诸如0钨)来改进效应，例如，如Pai等 人在2012年的应用物理快报§ 101，122404的被公开为"利用钨的巨大自旋霍尔效应的自旋 车专移力矩装置（Spin transfer torque devices utilizing the giant spin Hall effect of tungsten)"的参照案(在下文中为Pai参照案）中所描述。更详细地说，图5B说明 具有长度(L)、厚度(t)及宽度(W)的导体500,其中，参考Pai，以高达约0.33倍的数量级展示 改进0SH。此情形导致所谓的巨大自旋霍尔效应(GHSE)。
[0014]自旋电流产生效率是由以下方程式提供：
其中"Is"为自 旋电流，" Ic"为电荷电流。可通过对导体500的尺寸进行适当改变来进一步提升自旋电流产 生效率Is/Ic。举例来说，对于0SH = 〇 ? 30、L = 50到100nm及t = 2nm的值，可看出，比率Is/Ic可 高达7.5到15。大约为约7.5到15的此自旋电流产生效率可为典型的，此是考虑至IjL/t的比率 为约25到50，其对于厚度"t"仅为几纳米而长度"L"为大约数十纳米的状况为典型的。比较 起来，来自STT极化的自旋电流产生效率仅仅为约0.6。
[0015]另外，基于过去几年在如图5C所展示的SHE材料研究方面的进步（来源于Liu等人 在康奈尔大学的自旋电子学研究），0SH已改进三个数量级（约1000倍）以上而达约0.3,特别 是对于诸如0钨、裤旦及铂等等的导体材料。这些改进是与为何GSHE与先前演示的SHE相比较 被视为"巨大"的原因相关。GSHE提供用以将基于电子509的电流转换成自旋电流的有效方 法，自旋电流可用于将切换电流提供到MTJ单元。
[0016] 此外，与STT-MRAM相比较，在运用MTJ的相同电阻的情况下，使用GHSE效应的编程 功率可低大约50到200倍，此意指较易于基于GHSE来写入MTJ，此情形又转化成较小存储器 单元及高存储器密度。此外，使用GHSE来消除针对STT-MRAM所观测的写入电流（I write)的上 限（以便避免隧道或屏障层的崩溃）。如所展示，放置在导体500的顶部上的磁性元件510可 在由箭头501指示的方向上被极化。如先前所描述，通过调整面积A (= L*w)或面积a ( = t* w)，或换句话说，通过调整比率L/t，可使比率IS/IC变化。如果磁性材料510放置在所展示定 向上(其中宽度W宽于厚度t)，那么方向501影响磁性材料510的极化。更具体地说，当经配置 为自由层的磁性材料510放置在经配置为自旋轨道耦合层的导体500的顶部上时，来自自旋 霍尔效应的自旋定向501可影响自由层磁性材料510的磁化。
[0017] 现在参看图6A，说明通过SHE(或更具体地说，GSHE)而切换(编程或写入)的常规存 储器元件600的侧视图。包括可由强自旋轨道耦合材料(诸如e-W、0-Ta或Pt)形成的导体500 的SHE/GSHE条带(在此状况下被简称为GSHE条带500)形成在端子A及B之间。端子A及B可由 诸如铜的金属形成。MTJ 601放置在GSHE条带500上方，其中MTJ 601的自由层邻近于且接触 GSHE 500。写入电流Iw在A与B之间指示的方向上传递通过GSHE条带。基于诱发性自旋极化， 可切换MTJ 601的自由层。此情形相比于图3B所说明的STT-MRAM单元结构301中的情形提供 编程MTJ 601的更加有效的方式。另外，在存储器元件600中，任选层Ru及CoFe以及反铁磁性 层(AFM)及/或合成反铁磁性层(SAF)连同顶部电极也被描绘为形成在MTJ 601上。基于感测 读取电流Iraad来读取MTJ 601，如将在以下章节中进一步所解释。
[0018] 参看图6B，展示通过图6A的常规SHE/GSHE布置而切换的MTJ 601的俯视图。方向 602垂直于从端子A到端子B/从端子B到端子A的写入电流，且被称作MTJ 601的易磁化轴。 MTJ 601的自由层驻留在沿着易磁化轴602的最小静磁能区域。更详细地说，易磁化轴定向 为自由层基于自由层的形状的性质。当移除外部磁化力时，自由层将总是沿着易磁化轴而 磁化。在常规SHE切换式MTJ中，SHE写入电流正交于易磁化轴定向，使得SHE诱发性自旋定向 符合易磁化轴定向。因此，易磁化轴602在图6B中被视为沿着x方向而定向，且横向于写入电 流Iw的方向。另一方面，MTJ 601的难磁化轴604(其垂直于易磁化轴602)沿着y方向而形成。 MTJ 601的自由层介接GSHE条带500，且易磁化轴602符合或平行于对应GSHE诱发性自旋定 向。换句话说，MTJ 601的自由层的易磁化轴602的定向平行于由穿越两个端子A及B之间的 GSHE条带500的电子产生的磁化轴。如先前所解释，如果自由层的磁化对准(平行)于固定层 的磁化，那么MTJ处于低电阻状态(P状态）；且如果自由层的磁化反对准(反平行）于固定层 的磁化，那么MTJ处于高电阻状态(AP状态）。
[0019]参看图6C，描绘常规SHE/GSHE切换式MTJ元件600的等效电路，连同用于装置的符 号。在操作条件下，当端子A及B之间的电流不小于阈值(约20uA)时，如果电流从A流动到B， 那么MTJ切换到状态"0"（低MTJ电阻）；且如果电流在相反方向上流动（从B流动到A)，那么 MTJ切换到状态T (高MTJ电阻）。当A与B之间的电流小于阈值(约20uA)时，MTJ保持其先前 状态（"0"或"1"）。
[0020] 虽然上述常规SHE/GSHE切换式MTJ元件600相比于STT-MRAM结构中的已知STT切换 式MTJ展现大量改进，但利用常规SHE/GSHE切换式MTJ元件的已知途径遭受各种限制，其将 在下文予以详细地论述。根据实施方案及参数，常规SHE/GSHE切换式MTJ元件可被特性化为 SHE切换式MTJ或GSHE切换式MTJ。在这些常规结构的论述中，出于一般性起见，常规SHE/ GSHE切换式MTJ元件(例如，元件600)已被假定为用于SHE-MRAM的存储器元件。
[0021]常规实施方案 1一1T1J SHE-MRAM
[0022]在图7中，描绘与包括SHE-MRAM存储器单元的存储器阵列相关的第一常规实施方 案，SHE-MRAM存储器单元包括1T1J结构（即，每一个包括MTJ的存储器元件一个存取晶体 管）。每一位单元具有4个端子:字线选择端子、写入端子、写入否定端子，及读取端子。用于 每一位单元[i ]的常规实施方案涉及将字线选择端子连接到WL[ i ]、将写入端子连接到WBL [i ]、将写入否定端子连接到WBLn[ i ]，及将读取端子连接到RBL[ i ]。在每一存储器单元中， 写入端子与WBL[i]之间的连接经由受到字线选择端子控制的对应存取晶体管而接通/关 断。
[0023]在对特定位单元(701)的写入操作期间，断言对应选定字线，且撤销断言所有剩余 未选定字线。因此，针对WBL[0，1，2…]及WBLn[0，l，2…]设置适当电压，且使RBL[0，1，2…] 浮动。为了解释此论述的全部（除非另有指示），针对存取晶体管接通的电流路径假定零电 阻，且针对存取晶体管关断的电流路径假定无限电阻。另外，对于可在本发明中出现的不同 种类的路径，已添加数值参考，其将在下文于每一相关章节中予以解释。因此，在图7中，预 期功能电流路径针对到位单元701的写入具有写入电阻R wr，其中预期功能电流路径是以参 考数字"(1)"予以展示。在对位单元701的写入操作期间，针对单元701及702引起非预期电 流路径，其是以参考数字"(2)"予以指示，每一非预期电流路径具有两倍的读取电阻Rrd加上 Rwr(即，2Rrd+Rwr)的电阻。在此状况下，应注意，即使这些非预期路径不会造成写入功能性针 对写入操作失效，但由于Rrd比Rwr大得多（>10倍），故这些非预期路径仍然共同地消耗显著 额外功率。
[0024]在读取操作(对位单元704)的状况下，断言对应选定字线，且撤销断言所有剩余未 选定字线。在WBL[0，1，2…]上及在RBL[0，1，2…]上设置适当电压以使电流从WBL[i]流动到 RBL[i]/从RBL[i]流动到WBL[i];且使WBLn[0，l，2…]浮动。对于具有电阻Rrd的单元704,用 于读取操作的预期功能电流路径是以参考数字"(4)"予以展示。对于单元703/704,在读取 操作期间的非预期路径是以参考数字"(3)"予以展示，每一非预期路径具有电阻Rrd+Rwr。然 而，应注意，在此状况下，在读取操作期间的这些非预期路径"(3)"确实破坏读取功能性，此 是因为所述非预期路径上的电阻改变可隐藏预期路径的电阻，或与预期路径的电阻相混 淆。
[0025] 常规实施方案2-1T1J SHE-MRAM
[0026] 在图8中，描绘与包括SHE-MRAM存储器单元的存储器阵列相关的第二常规实施方 案，SHE-MRAM存储器单元包括1T1J结构。再次，每一位单元具有4个端子:字线选择端子、写 入端子、写入否定端子，及读取端子。用于每一位单元[i ]的常规实施方案涉及将字线选择 端子连接到WL[ i]、将写入端子连接到WBL[i ]、将写入否定端子连接到WBLn[ i ]，及将读取端 子连接到RBL[ i ]。在此实施方案中，读取端子与RBL[ i ]之间的连接经由受到字线选择端子 控制的晶体管而接通/关断。
[0027]在对特定位单元(801)的写入操作期间，断言对应选定字线，且撤销断言所有剩余 未选定字线。因此，针对WBL[0，1，2…]及WBLn[0，l，2…]设置适当电压，且使RBL[0，1，2…] 浮动。遵循如图7的类似参考数字，对于具有电阻R wr的位单元801，预期功能电流路径被指示 为"(1)"。对于位单元801、802及803,非预期路径被展示为"(2)"，每一非预期路径具有电阻 Rwr。然而，在此状况下，必须注意，非预期路径确实破坏写入功能性，此是因为非预期路径在 位单元802及803上诱发非预期写入。
[0028]在读取操作(对位单元804)的状况下，断言对应选定字线，且撤销断言所有剩余未 选定字线。在WBL[0，1，2…]及RBL[0，1，2…]上设置适当电压(而使WBLn[0，l，2…]浮动），以 便使电流从WBL [ i ] /WBLn [ i ]流动到RBL[ i ] /从RBL [ i ]流动到WBL[ i ] /WBLn [ i ]。对于此实施 方案中的读取操作，预期功能路径被展示为"(4)"，其具有电阻Rrd。不存在非预期路径，且因 此不会破坏读取功能性。
[0029]常规实施方案3-1T1J SHE-MRAM
[0030]在图9中，描绘与包括SHE-MRAM存储器单元的存储器阵列相关的第三常规实施方 案，SHE-MRAM存储器单元包括1T1J结构。再次，每一位单元具有4个端子:字线选择端子、写 入端子、写入否定端子，及读取端子。用于每一位单元[i ]的常规实施方案涉及将字线选择 端子连接到WL[ i]、将写入端子连接到WBL[i ]、将写入否定端子连接到WBLn[ i ]，及将读取端 子连接到RBL[i]。在此状况下，写入否定端子与WBLn[i]之间的连接经由受到字线选择端子 控制的晶体管而接通/关断。
[0031]在对特定位单元(901)的写入操作期间，断言对应选定字线，且撤销断言所有剩余 未选定字线。因此，针对WBL[0，1，2…]及WBLn[0，l，2…]设置适当电压，且使RBL[0，1，2…] 浮动。遵循如上的类似命名惯例，对于具有电阻R wr的位单元901，预期功能电流路径被展示 为"(1)"。对于单元901及902,非预期路径被展示为"(2)"，每一非预期路径具有电阻2R rd+ Rwr。在写入操作期间的非预期路径不会破坏写入功能性，此是因为Rrd比Rwr大得多(>10倍）， 但这些非预期路径共同地消耗显著额外功率。
[0032]在读取操作(对位单元904)的状况下，断言对应选定字线，且撤销断言所有剩余未 选定字线。在WBLn[0，l，2…]上及在RBL[0，1，2…]上设置适当电压以使电流从WBLn[i]流动 至ljRBL[i]/从RBL[i]流动到WBLn[i]。对于此实施方案中的读取操作，预期功能路径被展示 为"(4)"，其具有电阻R rd。对于单元903及904,非预期路径被展示为"(3)"，每一非预期路径 具有电阻Rrd+Rwr。这些非预期路径确实破坏读取功能性，此是因为非预期路径上的电阻改 变可隐藏预期路径的电阻改变。
[0033] 从以上三个常规实施方案，可看出，1T1J结构伴随有缺陷，所述缺陷致使此类实施 方案对于对SHE-MRAM结构的容易且正确的读取/写入操作不令人满意。因此，下文还考虑关 于针对每一位单元具有每MTJ两个存取晶体管的2T1J结构的常规实施方案。
[0034] 常规实施方案4一2T1J SHE-MRAM
[0035] 在图10中，描绘与包括SHE-MRAM存储器单元的存储器阵列相关的第四常规实施方 案，SHE-MRAM存储器单元包括2T1J结构。再次，每一位单元具有4个端子:字线选择端子、写 入端子、写入否定端子，及读取端子。用于每一位单元[i ]的常规实施方案涉及将字线选择 端子连接到WL[ i]、将写入端子连接到WBL[i ]、将写入否定端子连接到WBLn[ i ]，及将读取端 子连接到RBL[i]。在此状况下，写入端子与WBL[i]之间的连接经由受到字线选择端子控制 的第一晶体管而接通/关断，且写入否定端子与WBLn[i]之间的连接经由受到字线选择端子 控制的第二晶体管而接通/关断。
[0036] 在对特定位单元（1001)的写入操作期间，断言对应选定字线，且撤销断言所有剩 余未选定字线。因此，针对WBL[0，1，2…]及WBLn[0，l，2…]设置适当电压，且使RBL[0，1， 2…]浮动。预期功能电流路径被展示为"(1)"，其具有电阻Rwr。不存在非预期路径，且因此， 不存在破坏写入功能性的路径。
[0037] 在此状况下出现的另一考虑是与归因于双极写入的晶体管门极过激励要求相关。 随着电流分别从写入端子流动到写入否定端子/从写入否定端子流动到写入端子以用于写 入逻辑1 /〇 (其中WL [ i ]被设置为Vdd，且WBL [ i ]被设置为Vdd/Vss，且WBLn [ i ]被设置为Vs s/ Vdd)，两个晶体管中的一者显示升高的Vgs，且Vgd = 0,因此，那个晶体管的驱动强度显著地 缩减。因此，对此缩减驱动强度的典型解决方案是过激励门极线WL[i]，此情形引起复杂的 设计;或引起增加的晶体管大小，其缩减存储器密度。
[0038]在读取操作(对位单元1002)的状况下，断言对应选定字线，且撤销断言所有剩余 未选定字线。在WBLn[0，l，2…]上及在RBL[0，1，2…]上设置适当电压以使电流从WBLn[i]流 动到RBL[ i ]/从RBL[ i ]流动到WBLn[ i ]。将WBLn[0，1，2…]设置为具有与对应WBL[0，1，2…] 相同的电压。对于此实施方案中的读取操作，预期功能路径被展示为"(4)"，其具有电阻Rrd。 不存在非预期路径，且因此无读取功能性的相关破坏。另外，不会出现针对晶体管门极过激 励的需要，此是因为读取操作为单极的。
[0039] 常规实施方案5-2T1J SHE-MRAM
[0040] 在图11中，描绘与包括SHE-MRAM存储器单元的存储器阵列相关的第五常规实施方 案，SHE-MRAM存储器单元包括2T1J结构。再次，每一位单元具有4个端子:字线选择端子、写 入端子、写入否定端子，及读取端子。用于每一位单元[i ]的常规实施方案涉及将字线选择 端子连接到WL[ i]、将写入端子连接到WBL[i ]、将写入否定端子连接到WBLn[ i ]，及将读取端 子连接到RBL[i]。在此状况下，写入端子与WBL[i]之间的连接经由受到字线选择端子控制 的第一晶体管而接通/关断，且读取端子与RBL[i]之间的连接经由受到字线选择端子控制 的第二晶体管而接通/关断。
[0041] 在对特定位单元（1101)的写入操作期间，断言对应选定字线，且撤销断言所有剩 余未选定字线。因此，针对WBL[0，1，2…]及WBLn[0，l，2…]设置适当电压，且使RBL[0，1， 2…]浮动。预期功能电流路径被展示为"(1)"，其具有电阻Rwr。不存在非预期路径，且因此， 不存在破坏写入功能性的路径。
[0042]再次，出现与归因于双极写入的晶体管门极过激励要求相关的考虑。随着电流从 写入端子流动到写入否定端子以用于写入逻辑1(其中WL[i]设置为Vdd，WBL[i]设置为Vdd， 且WBLn[i]设置为Vss)，将写入端子连接到WBL[i]的晶体管显示升高的Vgs，且Vgd = 0,且因 此，那个晶体管的驱动强度显著地缩减。因此，对此缩减驱动强度的典型解决方案是针对那 个晶体管过激励门极线WL[i]，此情形引起复杂的设计;或引起增加的晶体管大小，其缩减 存储器密度。
[0043]在读取操作(对位单元1102)的状况下，断言对应选定字线，且撤销断言所有剩余 未选定字线。在WBLn[0，l，2…]上及在RBL[0，1，2…]上设置适当电压以使电流从WBLn[i]流 动到RBL[ i ]/从RBL[ i ]流动到WBLn[ i ]。将WBLn[0，1，2…]设置为具有与对应WBL[0，1，2…] 相同的电压。对于此实施方案中的读取操作，预期功能路径被展示为"(4)"，其具有电阻Rrd。 不存在非预期路径，且因此无读取功能性的相关破坏。另外，不出现晶体管门极过激励要 求，此是因为读取操作为单极的。
[0044]常规实施方案6-2T1J SHE-MRAM
[0045]在图12中，描绘与包括SHE-MRAM存储器单元的存储器阵列相关的第六常规实施方 案，SHE-MRAM存储器单元包括2T1J结构。再次，每一位单元具有4个端子:字线选择端子、写 入端子、写入否定端子，及读取端子。用于每一位单元[i ]的常规实施方案涉及将字线选择 端子连接到WL[ i]、将写入端子连接到WBL[i ]、将写入否定端子连接到WBLn[ i ]，及将读取端 子连接到RBL[i]。在此状况下，读取端子与RBL[i]之间的连接经由受到字线选择端子控制 的第一晶体管而接通/关断，且写入否定端子与WBLn[i]之间的连接经由受到字线选择端子 控制的第二晶体管而接通/关断。
[0046]在对特定位单元（1201)的写入操作期间，断言对应选定字线，且撤销断言所有剩 余未选定字线。因此，针对WBL[0，1，2…]及WBLn[0，l，2…]设置适当电压，且使RBL[0，1， 2…]浮动。预期功能电流路径被展示为"(1)"，其具有电阻Rwr。不存在非预期路径，且因此， 不存在破坏写入功能性的路径。
[0047]再次，出现与归因于双极写入的晶体管门极过激励要求相关的考虑。随着电流从 写入否定端子流动到写入端子以用于写入逻辑〇(其中WL[i]设置为Vdd，WBL[i]设置为Vss， 且WBLn[i]设置为Vdd)，将写入否定端子连接到WBLn[i]的晶体管显示升高的Vgs，且Vgd = 0,且因此，那个晶体管的驱动强度显著地缩减。因此，对此缩减驱动强度的典型解决方案是 针对那个晶体管过激励门极线WL[i]，此情形引起复杂的设计;或引起增加的晶体管大小， 其缩减存储器密度。
[0048]在读取操作(对位单元1202)的状况下，断言对应选定字线，且撤销断言所有剩余 未选定字线。在WBL[0，1，2…]上及在RBL[0，1，2…]上设置适当电压以使电流从WBL[i]流动 至ljRBL[i]/从RBL[i]流动到WBL[i]。将WBLn[0，l，2…]设置为具有与对应WBL[0，1，2…]相同 的电压。对于此实施方案中的读取操作，预期功能路径被展示为"(4)"，其具有电阻Rrd。不存 在非预期路径，且因此无读取功能性的相关破坏。另外，不出现晶体管门极过激励要求，此 是因为读取操作为单极的。
[0049]因此，可看出，使用常规SHE/GSHE切换式MTJ(例如，如Buhrman等人的名为"基于磁 性纳米结构中的自旋霍尔力矩效应的电门控三端子电路及装置(Electrically gated three-terminal circuits and devices based on spin hall torque effects in magnetic nanostructures)"的国际申请案第WO 2014/025838号中所教示）及如上文关于 常规实施方案1到6所论述的SHE-MRAM的实施方案遭受众多缺陷。对于可运用1T1J结构来改 进密度的常规实施方案1到3,可看出，存在读取/写入功能性的许多破坏。对于2T1J常规实 施方案4到6,以较低密度为代价而添加额外存取晶体管可在许多状况下实现读取/写入功 能性，但归因于过激励电压的要求及上文详细地所论述的其它缺陷而没有效率。
[0050] 然而，需要实现高密度存储器结构，其可充分地采用SHE/GSHE的优点，同时避免与 晶体管门极过激励电压、增加的晶体管大小设置及针对2T1J结构的需要相关的缺陷。换句 话说，与以上常规实施方案及常规2端子STT-MTJ装置相比较，需要实现包含基于GSHE原理 的3端子装置且可实现高密度及优良性能的存储器结构。
【发明内容】
[0051] 示范性实施例包含涉及一种存储器元件及在存储器阵列中的存储器元件的布置 的系统及方法，其中所述存储器元件包括混合巨大自旋霍尔效应(GSHE)-自旋转移力矩 (STT)磁阻随机存取存储器(MRAM)元件。所述GSHE-STT MRAM元件包含:GSHE条带，其形成在 第一端子(A)与第二端子(B)之间；及磁性隧道结(MTJ)，其中所述MTJ的自由层介接所述 GSHE条带，且所述MTJ的顶部电极耦合到第三端子(C)。在所述示范性实施例中，所述自由层 的易磁化轴的磁化大体上垂直于由穿越所述第一端子与所述第二端子之间的所述SHE/ GSHE条带的电子产生的磁化方向，使得所述MTJ的所述自由层经配置以基于从所述第一端 子注入到所述第二端子/从所述第二端子注入到所述第一端子的第一电荷电流及通过所述 第三端子注入到所述MTJ中或通过所述顶部电极从所述MTJ当中提取（即，正/负电流方向） 的第二电荷电流而切换。
[0052]在一些方面中，当所述自由层被切换为反对准或反平行于所述MTJ的固定层时，所 述存储器元件的所述MTJ被切换成表示逻辑1的高电阻状态;且当所述自由层被切换为对准 或平行于所述固定层时，所述MTJ被切换成表示逻辑0的低电阻。
[0053]在一些方面中，所述存储器元件可进一步包括存取晶体管以在存储器阵列中形成 存储器位单元，其中所述存取晶体管的漏极端子连接到所述第三端子。
[0054]示范性实施例还包含一种存储器阵列，其包括所述示范性存储器单元中的一或多 者，其中所述存储器阵列的行中的所有存储器元件的存取晶体管的门极端子连接到字线以 用于启用或停用对所述行中的所述存储器单元的存取。所述存储器阵列的第一字线可连接 到第一存储器单元的第一存取晶体管，其中断言所述第一字线以用于编程或感测所述第一 存储器单元，且撤销断言所述存储器阵列的所有剩余字线。
[0055] 另外，所述存储器阵列的第一列中的所有存储器单元的存取晶体管的漏极端子可 连接到第一位线以用于编程或感测所述第一列的存储器元件。
[0056] 在一些方面中，所述第一位线被设置为第一电压以用于将所述第一列中的所述存 储器元件编程到逻辑〇，且所述第一位线被设置为第二电压以用于将所述第一列中的所述 存储器元件编程到逻辑1。
[0057] 另外，所述第一位线可连接到感测电路或感测装置以用于感测存储在所述第一列 中的所述存储器元件中的电阻状态或逻辑值。
[0058]在所述示范性存储器阵列的一些实施例中，第一行中的所有存储器单元经由所述 存储器元件中的每一者的所述第一端子(A)及所述第二端子(B)而彼此并联地耦合，其中当 第一行经存取用于编程或感测时，所述第一行的存储器元件的所述第一端子(A)连接在一 起且由第一电压驱动；且当所述第一行经存取用于编程或感测时，所述第一行的存储器元 件的所述第二端子(B)连接在一起且由第二电压驱动。在一些方面中，包括所述第一行的所 述存储器元件的子集的仅一区段的所述存储器元件连接在一起。此外，在一些方面中，所述 第一电压及所述第二电压可为正供应电压(VDD)的大约一半。
[0059]在所述存储器阵列的一些示范性实施例中，第一行的第一、第二及第三存储器元 件串联地连接，使得第一行的所述第一存储器元件的第二端子(B)连接到所述第一行的所 述第二存储器元件的第一端子(A)，且所述第二存储器元件的所述第二端子(B)连接到所述 第一行中的所述第三存储器元件的第一端子(A)。在一些示范性方面中，当所述第一行经存 取用于编程或感测时，所述第一存储器元件的所述第一端子(A)是由第一电压驱动，且当所 述第一行经存取用于编程或感测时，所述第三存储器元件的所述第二端子(B)是由第二电 压驱动。另外，所述第一、第二及第三存储器元件可为包括所述第一行的所述存储器元件的 子集的区段的部分。此外，在一些方面中，所述第一电压及所述第二电压可为正供应电压 (VDD)的大约一半。
【附图说明】
[0060]附图经呈现以协助描述本发明的实施例，且仅被提供用于说明所述实施例而不限 制所述实施例。
[0061 ]图1A及1B说明磁性隧道结(MTJ)存储元件。
[0062]图2说明在读取操作期间的常规场切换式磁阻随机存取存储器(MRAM)单元。
[0063]图3A及3B说明自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元。
[0064]图4说明包括STT-MRAM单元的常规存储器阵列。
[0065]图5A到B说明显示SHE的导体及SHE在磁切换中的使用。
[0066]图5C说明SHE/GSHE的已知研究进步连同用于0SH的被实现的对应值。
[0067]图6A说明通过采用SHE而形成的存储器单元600的侧视图。
[0068]图6B为图6A的存储器单元600的俯视图。
[0069] 图6C说明图6A的存储器单元600的装置符号及等效电路。
[0070] 图7说明与包括1T1J结构中的常规SHE/GSHE MTJ的存储器阵列相关的SHE/GSHE-MRAM的第一实施方案。
[0071]图8说明与包括1T1J结构中的常规SHE/GSHE MTJ的存储器阵列相关的SHE/GSHE-MRAM的第二实施方案。
[0072]图9说明与包括1T1J结构中的常规SHE/GSHE MTJ的存储器阵列相关的SHE/GSHE-MRAM的第三实施方案。
[0073]图10说明与包括1T1J结构中的常规SHE/GSHE MTJ的存储器阵列相关的SHE/GSHE-MRAM的第四实施方案。
[0074]图11说明与包括1T1J结构中的常规SHE/GSHE MTJ的存储器阵列相关的SHE/GSHE-MRAM的第五实施方案。
[0075] 图12说明与包括1T1J结构中的常规SHE/GSHE MTJ的存储器阵列相关的SHE/GSHE-MRAM的第六实施方案。
[0076] 图13A说明由示范性混合GSHE-STT切换式MRAM位单元形成的示范性存储器元件 1300的侧视图。
[0077] 图13B说明图13A所描绘的存储器单元1300的俯视图，其具有平面内MTJ。
[0078] 图13C说明包括垂直磁各向异性(PMA)MTJ的示范性存储器单元1300的俯视图。
[0079] 图13D说明示范性存储器元件1300的装置表示或符号连同等效电路。
[0080] 图14A说明熟知Stoner-Wohlfarth星形曲线。
[0081 ] 图14B说明关于图14A的Stoner-Wohlfarth切换星形线的熟知方程式。
[0082]图15说明以包括1T1J结构中的示范性混合GSHE-STT切换式存储器元件的电路拓 扑而形成的存储器阵列结构的第一示范性实施例。
[0083]图16说明以包括1T1J结构中的示范性混合GSHE-STT切换式存储器元件的电路拓 扑而形成的存储器阵列结构的第二示范性实施例。
[0084]图17说明以包括1T1J结构中的示范性混合GSHE-STT切换式存储器元件的电路拓 扑而形成的存储器阵列结构的第三示范性实施例。
[0085]图18说明以包括1T1J结构中的示范性混合GSHE-STT切换式存储器元件的电路拓 扑而形成的存储器阵列结构的第四示范性实施例。
[0086]图19说明以包括1T1J结构中的示范性混合GSHE-STT切换式存储器元件的电路拓 扑而形成的存储器阵列结构的第五示范性实施例。
[0087]图20说明以包括1T1J结构中的示范性混合GSHE-STT切换式存储器元件的电路拓 扑而形成的存储器阵列结构的第六示范性实施例。
[0088]图21说明根据本发明的方面的形成1T1J结构中的示范性混合GSHE-STT切换式存 储器元件的方法的流程图描述。
【具体实施方式】
[0089]在涉及本发明的特定实施例的以下描述及相关图式中揭示本发明的方面。可在不 脱离本发明的范围的情况下设计出替代实施例。另外，将不详细地描述或将省略本发明的 熟知元件以便不混淆本发明的相关细节。
[0090]词语"示范性"在本文中用以意指"充当实例、例子或说明"。未必将本文中被描述 为"示范性"的任何实施例认作比其它实施例优选或有利。同样地，术语"本发明的实施例" 并不要求本发明的所有实施例包含所论述的特征、优点或操作模式。
[0091]本文中所使用的术语是仅出于描述特定实施例的目的，且不意欲限制本发明的实 施例。如本文中所使用，单数形式"一"及"所述"意欲还包含复数形式，除非上下文另有清楚 指示。将进一步理解，术语"包括"及/或"包含"在本文中使用时指定所陈述的特征、整数、步 骤、操作、元件及/或组件的存在，但不排除一或多个其它特征、整数、步骤、操作、元件、组件 及/或其群组的存在或添加。
[0092]另外，在待由（例如)计算装置的元件执行的动作序列方面描述许多实施例。将认 识到，本文中所描述的各种动作可由特定电路(例如，专用集成电路(ASIC))、由一或多个处 理器所执行的程序指令或由此两者的组合执行。另外，本文中所描述的这些动作序列可被 认为完全地体现在任何形式的计算机可读存储媒体内，所述计算机可读存储媒体中存储有 在执行后就将使关联处理器执行本文中所描述的功能性的计算机指令的对应集合。因此， 可以数种不同形式来体现本发明的各种方面，所述形式皆已被预期为在所主张主题的范围 内。另外，对于本文中所描述的实施例中的每一者，任何此类实施例的对应形式可在本文中 被描述为(例如）"经配置以执行所描述动作的逻辑"。
[0093] 示范性实施例克服常规实施方案的限制以针对具有作为存储器元件的混合SHE/ GSHE-STT切换式MTJ及1T1J存储器单元的对应阵列结构的高密度低功率MRAM提供解决方 案。将在以下章节中参看诸图来提供示范性实施例的细节。
[0094] 参看图13A，提供示范性存储器单元1300的侧视图。在一些方面中，存储器元件 1300类似于图6A的存储器元件600。关于类似性，存储器单元1300还包括自旋轨道耦合 (S0C)条带，且更具体地说，GSHE条带1304(或用于耦合的GHSE装置)被展示为位于第一端子 (A) 1306与第二端子(B) 1308之间。MTJ 1302堆栈在GSHE条带1304的顶部上，其中自由层介 接GSHE条带1304,且固定层耦合到第三端子(C)1310。存储器单元1300的MTJ 1302还可包含 与AFM层及被表示为SAF层的Ru、CoFe层相关的额外元件。然而，下文参看图13B可观测到常 规存储器元件600与示范性存储器元件1300之间的显著差异。
[0095] 参看图13B所描绘的存储器单元1300的俯视图，可看出，与图6B的易磁化轴602相 对比，存储器元件1300的MTJ 1302经定向成使得MTJ 1302的易磁化轴1312被形成为与y轴 或在y方向上对准。返回参看图5A，可看出，此对准引起示范性存储器元件1300的MTJ 1302 的易磁化轴1312垂直于GSHE诱发性自旋定向（即，沿着方向501)。换句话说，沿着MTJ 1302 的自由层的易磁化轴1312的磁化大体上垂直于由穿越第一端子1306与第二端子1308之间 的GSHE条带1304的电子产生的磁化方向。因此，存储器元件1300引起更加有效的设计，其将 参看图14A到B予以解释。
[0096] 在图14A中，描绘熟知的Stoner-Wohlfarth星形线。简要地说，Stoner-Wohlfarth 星形线或曲线为Stoner-Wohlfarth模型的几何表示。如所描绘，当穿越所述曲线时可发生 磁化的不连续改变。更具体地说，星形线的切线（即，x轴及y轴)表示具有极值能量（即，局部 最小值或局部最大值)的磁化方向。对于具有单轴各向异性的系统，最接近于易磁化轴的切 线导致稳定解，即，最小能量。关于GSHE方向，观测到，如果GSHE条带的磁化方向从MTJ的易 磁化轴(例如，MTJ 130 2的易磁化轴1312)偏移，那么切换电流(其在此状况下为传递通过端 子C以在巨大自旋霍尔效应(GSHE)的充分辅助下以自旋转移力矩(STT)来切换MTJ的所需电 流)小得多，如由诸如图14A中的"1401"的顶峰所描绘。另一方面，如果易磁化轴(例如，图6B 的常规存储器单元600的易磁化轴602)与GSHE磁化方向对准，那么切换电流(其在此状况下 为传递通过端子C以在巨大自旋霍尔效应(GSHE)的部分辅助或无辅助下以自旋转移力矩 (STT)来切换MTJ的所需电流)将较高，如由星形线上的极值点1402/1403所描绘。图14B提供 关于图14A的Stoner-Wohlfarth切换星形线的熟知方程式。
[0097]返回参看图13A到B(其中易磁化轴1312(沿着所描绘的y轴）垂直于GSHE磁化或自 旋定向（沿着所描绘的x轴）），存储器元件1300经设计成使得能够当存在通过第三端子(C) 1310的电流时基于图14的Stoner-Wohlfarth切换星形线来切换MTJ 1302的自由层，所述电 流当在第一端子1306与第二端子1308(A与B)之间存在辅助电流(在任一方向上)时具有低 得多的切换阈值。将认识到，在示范性存储器元件1300中，MTJ 1302的切换是基于与归因于 基于GSHE的磁化相关的第一电荷电流以及与在垂直方向（例如，图13B中的y轴，或图13C中 的z轴)上自旋力矩转移(STT)切换相关的第二电荷电流的组合。因此，所述组合被称作混合 GSHE-SIT MRAM切换;MTJ 1302被称作GSHE-SIT MTJ;且由GSHE-SIT MTJ制成的MRAM被称作 GSHE-STT MRAM。
[0098] GSHE-STT MRAM元件包含用于如下将MTJ切换成高或低电阻状态的装置。当从第一 端子A 1306到第二端子B 1308/从第二端子B 1308到第一端子A 1306的第一电荷电流不小 于阈值（约20uA)时，如果存在通过第三端子C 1310(例如，其中第三端子C1310耦合到MTJ 1302的顶部电极)从MTJ 1302当中提取的足够第二电荷电流，那么MTJ 1302切换到状态"0" (低MTJ电阻）。类似地，如果存在通过第三端子C 1310注入到MTJ 1302中的足够第二电荷电 流，那么MTJ 1302切换到状态"1"（高MTJ电阻）。当从第一端子A 1306到第二端子B 1308/从 第二端子B 1308到第一端子A 1306的第一电荷电流小于阈值(约20uA)且进入或离开第三 端子C 1310的第二电荷电流也小时，维持MTJ 1302的先前状态（"0"或"1"）。
[0099]因此，一般来说，一实施例可包含包括用于耦合的GSHE装置或形成在第一端子(例 如，A 1306)与第二端子（例如，B 1308)之间的GSHE条带（例如，GSHE 1304)的GSHE-STT MRAM装置或GSHE-STT MRAM元件（例如，GSHE-SIT MTJ 1300) XSHE-SIT MRAM元件进一步包 含MTJ (例如，MTJ 1302 )，其中MTJ的自由层介接GSHE条带。MTJ的固定层耦合到第三端子(例 如，C 1310)。自由层的易磁化轴(例如，易磁化轴1312)的定向垂直于由穿越第一端子与第 二端子之间的GSHE条带的电子产生的磁化，使得MTJ的自由层经配置以基于从第一端子注 入到第二端子/从第二端子注入到第一端子的第一电荷电流及通过第三端子注入到MTJ中/ 通过第三端子(例如，耦合到顶部电极)从MTJ当中提取/经由MTJ的固定层注入到MTJ中/经 由MTJ的固定层从MTJ当中提取的第二电荷电流而切换。
[0100] 参看图13D，展示示范性存储器单元1300的装置表示或符号，其中第一端子"A"与 第二端子"B"之间的双箭头指示电流可影响耦合到第三端子"(T'的MTJ的自由层的切换所处 的双方向。从等效电路表示，可看出，3端子存储器元件1300的端子A及B之间的电阻极低(大 约几百欧姆），且因此，MTJ可容易被编程。
[0101] 图13B描绘用于平面内MTJ的示范性存储器元件1300的俯视图。参看图13C，其为包 括垂直磁各向异性(PMA)(或简单地，"垂直MTJ"）MTJ 1303的示范性存储器元件1300的俯视 图，其中PMA MTJ 1303的易磁化轴1313垂直于平面（即，z轴或z方向）。再次，易磁化轴1313 垂直于沿着x轴的GSHE磁化或自旋定向，且根据图13C的包括堆栈在GSHE条带1304上的PMA MTJ 1303的存储器单元1300的实施例的操作类似于上文参看图13B的平面内MTJ 1302所解 释的操作。
[0102]因此，示范性实施例涉及包括由混合GSHE-STT拓扑形成的GSHE-STT MTJ的存储器 阵列。这些示范性GSHE-STT MTJ包括三个端子(A、B及C)，其将关于以下实施例予以描述。 [0103] 实施例1 一高密度
[0104] 参看图15，说明以包括示范性混合GSHE-STT存储器元件（例如，存储器元件1300) 的电路拓扑而形成的存储器阵列结构1500的第一示范性实施例。实施例1涉及适合于高密 度的电路拓扑，其包含每位单元一示范性混合GSHE-STT MTJ及一存取晶体管。举例来说，在 示范性行1510内，包括数个(例如，8个)列的预定区段内的位单元的GSHE-STT MTJ的读取及 写入辅助路径(第一端子A与第二端子B之间的路径）串联地连接且连接到共享门控晶体管 1514。门控晶体管1514连接到值可接近于Vdd/2的中点电压(Vmid) 1512。使用此中点电压会 消除针对如在图7到12的常规实施方案1到6中的真及互补位线的需要。Vmid 1512通过共享 门控晶体管1514而连接到行1510的第一GSHE-STT单元(例如，1501)。代表性地，GSHE-STT单 元1501的读取/写入端子C连接到存取晶体管1516的漏极/源极，其中存取晶体管1516的门 极连接到（例如)字线WL [ 0 ] 1520。对应地，存取晶体管1516的源极/漏极连接到（例如)位线 BL[0] 1522。对于阵列1500的所有单元类似，其中存取晶体管连接到字线WL[0，1，2,…]及位 线BL[ 0，1，2，…]，如所展示。此外，行1510内的GSHE-STT MTJ读取及写入辅助路径的串联连 接的另一末端被连接信号线Vrdwr 1524,其被设置为电压约Vmid = Vdd/2以用于读取操作， 且被设置为电压Vmid+A以用于写入操作，使得对于双极MTJ编程/切换可避免针对连接到 正及负供应电压的真及互补位线的需要。
[0105] 遵循先前命名惯例，参考存储器阵列1500中的示范性单元的操作，用于单元1501 的预期写入路径被展示为"(1)"，且用于单元1502的预期读取路径被展示为"(4)"。不同于 常规实施方案1到6,本文中不存在非预期读取或写入路径。
[0106] 示范性实施例1的有利方面包含用于以大小被设置到最小可能大小的存取晶体管 来控制读取/写入的编程电流及电压的改进型顺应能力。所说明的结构横越多个列共享WL [0]到WL[2]以便改进密度。因此，为了减轻VoffsetW卩，横越处于串联连接的写入辅助路径的 电压降）的影响，可将所述结构划分成包括小数目个列(例如，对于8个列）的若干区段。在一 实例中，对于写入操作的状况，当传递写入辅助电流Iw=15uA时，横越整个写入辅助路径的 偏移电压是由￥過响=151^*11^*8 = 12〇11^给出，其对于在使用八>12〇11^时是可接受的；且 对于运用每一位线上的读取电流Ir = 5uA进行读取操作的状况，横越整个读取辅助路径的 偏移电压为 V〇f f set = (4+3+2+1) *5uA* IK Q = 50mV，其对应于 Vsignai = 5uA*25K Q = 125mV 的信 号电压。此情形引起大信噪/干扰比Vs^i/VoffseFS。另一有利方面涉及小布局，可使其更 加紧凑以用于GSHE-STT MTJ的串联连接。
[0107] 然而，有可能的是，实施例1可需要针对编程操作及感测操作两者而基于存储器单 元的列位置来特殊地考虑沿着连接到特定字线的所述单元的串联连接线的电压降偏移。因 此，如果将出于设计简单性起见而忽略电压降偏移，那么必须将每一区段中的列的数目限 制为小(约10)。然而，此类设计可适合于共同存储器结构，其中行的数目（例如，100)比列的 数目（例如，10)大得多。此外，有可能的是，读取操作可引入对实施例1中的侧列的扰乱。
[0108] 实施例2-高密度与低泄漏之间的权衡
[0109 ] 参看图16，说明以包括示范性混合GSHE-STT存储器元件的电路拓扑而形成的存储 器阵列结构的第二示范性实施例。实施例2涉及适合于高密度与低泄漏之间的权衡的电路 拓扑，其包含每位单元一示范性混合GSHE-STT MTJ及一存取晶体管。在此状况下，包括数个 (例如，8个)列的预定区段内的位单元的GSHE-STT MTJ的读取及写入辅助路径(A与B之间的 路径)如所展示而串联地连接且连接到两个连接到Vmid及Vmid+A的门控晶体管，且两个传 递晶体管的门极如所展示而连接到RWL[0，1，2…]及ffffL[0，1，2…]，使得Vmid连接到行的第 一GSHE-SIT MTJ(例如，1601)中的GSHE-SIT MTJ的第一写入端子A(或B)，而Vmid及Vmid+ A 经由两个门控晶体管而串联地连接到最后GSHE-STT单元中的GSHE-STT MTJ的第二写入端 子B (或A)。每一GSHE-STT MTJ连接到存取晶体管的漏极(或源极），其中存取晶体管的门极 连接到字线WL[0，1，2…]，且其源极(或漏极)连接到位线BL[0，1，2,…]。用于单元1601的预 期写入路径被展示为"(1)"，且用于单元1602的预期读取路径被展示为"(4)"。再次，不同于 常规实施方案1到6,本文中不存在非预期读取或写入路径。
[0110] 与实施例1相比较，除了用于以大小被设置到最小可能大小的存取晶体管来控制 读取/写入的编程电流及电压的改进型顺应能力以外，示范性实施例2的有利方面还包含归 因于来自附加晶体管的门控而降低的泄漏。所说明的结构横越多个列共享WL[0]到WL[2]以 便改进密度。因此，可将所述结构划分成包括小数目个列(例如，对于8个列）的若干区段。在 一实例中，对于写入操作的状况，当传递写入辅助电流Iw=15uA时，横越整个写入辅助路径 的偏移电压是由Voffsetz 15uA*lK Q *8= 120mV给出，其对于在使用A >120mV时是可接受的； 且对于运用每一位线上的读取电流Ir = 5uA进行读取操作的状况，横越整个读取辅助路径 的偏移电压为 Voff set = (4+3+2+1) *5uA* IK Q = 50mV，其对应于 Vsignai = 5uA*25K Q = 125mV 的 信号电压。此情形引起大信噪/干扰比Vs^i/VoffseFS。另一有利方面涉及小布局，可使其 更加紧凑以用于串联连接。
[0111] 然而，有可能的是，实施例2还可需要针对编程操作及感测操作两者而基于存储器 单元的列位置来特殊地考虑沿着连接到特定字线的所述单元的串联连接线的电压降偏移。 因此，如果将出于设计简单性起见而忽略电压降偏移，那么必须将每一区段中的列的数目 限制为小（约10)。然而，此类设计可适合于共同存储器结构，其中行的数目（例如，100)比列 的数目（例如，10)大得多。此外，有可能的是，读取操作可引入对实施例2中的侧列的扰乱。 [0 112]实施例3-低泄漏
[0113] 参看图17，说明以包括示范性混合GSHE-STT存储器元件的电路拓扑而形成的存储 器阵列结构的第三示范性实施例。实施例3涉及适合于低泄漏的电路拓扑，其包含每位单元 一示范性混合GSHE-STT MTJ及一存取晶体管。在此状况下，包括数个(例如，8个)列的预定 区段内的位单元的GSHE-STT MTJ的读取及写入辅助路径(A与B之间的路径)如所展示而串 联地连接且连接到三个连接到Vmid及Vmid+ A的门控晶体管。连接到Vmid的两个门控晶体 管的门极连接到RWL[0，1，2…]及WL[0，1，2…]，且连接到Vmid+ A的门控晶体管的门极如所 展示而连接到WWL[0，1，2…]。门极连接到WL[0，1，2…]的门控晶体管中的一者的一个剩余 端子连接到行的第一GSHE-STT MTJ(例如，1701)的第一写入端子A(或B)，而其它两个门控 晶体管的剩余端子以串联连接方式连接到最后GSHE-STT MTJ的第二写入端子B(或A)。每一 GSHE-STT MTJ连接到存取晶体管的漏极（或源极），其中存取晶体管的门极连接到字线WL [0，1，2~]，且其源极(或漏极)连接到位线此[0，1，2，"_]。用于单元1701的预期写入路径被 展示为"(1)"，且用于单元1702的预期读取路径被展示为"(4)"。再次，不同于常规实施方案 1到6,本文中不存在非预期读取或写入路径。
[0114] 与实施例2相比较，除了用于以大小被设置到最小可能大小的存取晶体管来控制 读取/写入的编程电流及电压的改进型顺应能力以外，示范性实施例3的有利方面还包含归 因于来自附加晶体管的门控而甚至更低的泄漏。所说明的结构横越多个列共享WL[0]到WL
[2]以便改进密度。因此，可将所述结构划分成包括小数目个列(例如，对于8个列）的若干区 段。在一实例中，对于写入操作的状况，当传递写入辅助电流Iw=15uA时，横越整个写入辅 助路径的偏移电压是由Voffsetz 15uA*lK Q *8 = 120mV给出，其对于在使用A >120mV时是可 接受的;且对于运用每一位线上的读取电流Ir = 5uA进行读取操作的状况，横越整个读取辅 助路径的偏移电压为￥過响=(4+3+2+1)*51^*11^=5〇11^，其对应于￥咖 1?1 = 51^*251^ = 125mV的信号电压。此情形引起大信噪/干扰比VsigrWVoffsetzS。另一有利方面涉及小布局， 可使其更加紧凑以用于串联连接。
[0115] 然而，有可能的是，实施例3还可需要针对编程操作及感测操作两者而基于存储器 单元的列位置来特殊地考虑沿着连接到特定字线的所述单元的串联连接线的电压降偏移。 因此，如果将出于设计简单性起见而忽略电压降偏移，那么必须将每一区段中的列的数目 限制为小（约10)。然而，此类设计可适合于共同存储器结构，其中行的数目（例如，100)比列 的数目（例如，10)大得多。此外，有可能的是，读取操作可引入对实施例3中的侧列的扰乱。
[0116] 实施例4 一改进型感测裕度
[0117] 参看图18,说明以包括示范性混合GSHE-STT存储器元件的电路拓扑而形成的存储 器阵列结构的第四示范性实施例。实施例4涉及适合于改进型感测裕度的电路拓扑，其包含 每位单元一示范性混合GSHE-STT MTJ及一存取晶体管。不同于先前三个实施例，位单元的 GSHE-STT MTJ的读取及写入辅助路径(A与B之间的路径)在一区段内不串联地连接;另一方 面，行内的每一GSHE-STT MTJ的一个端子(例如，A)经由门控晶体管而连接到Vmid。存储器 阵列内的所有位单元的GSHE-STT MTJ的另一端子(例如，B)连接到读取/写入电压线Vrdwr。 每一GSHE-STT MTJ的第三端子(例如，C)连接到存取晶体管的漏极(或源极），其中存取晶体 管的门极连接到字线WL[0，1，2…]，且其源极(或漏极)连接到位线BL[0，1，2…]。用于单元 1801的预期写入路径被展示为"（1)"，且用于单元1802的预期读取路径被展示为"(4)"。不 同于常规实施方案1到6,本文中不存在非预期读取或写入路径。
[0118] 对于位单元1801上的写入操作，举例来说，为了产生以绿色（1)所展示的电流路 径，将Vrdwr设置为Vmid+A (其中A可为正或负）。针对位单元1801断言选定字线WL[i]，且撤 销断言所有剩余未选定字线WL[*]。在BL[i]上设置适当电流源(或等效电压源），使得电流 从BL[j]流动到GSHE-STT MTJ 1801的端子C中以用于写入逻辑1，且从GSHE-STT MTJ 1801 的端子C流出到BL[i]以用于写入逻辑0。针对所有列执行相同过程。晶体管门极过激励并非 本文中的要求，此是因为存取晶体管的Vd及V s皆接近Vmid而操作，因此，Vgd将不变为0或接近 于〇，以便产生针对门极过激励的需要。
[0119] 对于位单元1802上的读取操作，举例来说，为了产生被展示为"(4)"的电流路径， 将Vrdwr设置为Vmid。针对位单元1801断言选定字线WL[i]，且撤销断言所有剩余未选定字线 WL[*]』L[i]连接到感测电路以感测BL[i]上与基准相比较的电流(或等效者），其中如果电 流大于基准，那么读取逻辑0,且否则，读取逻辑1。针对所有列执行相同过程。再次，无需晶 体管门极过激励，此是因为读取为单极的，其确保V gd显著地大于0。
[0120] 还界定空闲状态，其中使Vrdwr浮动，使所有BL[*]线浮动，且通过将字线WL[*]设置 为0来撤销断言字线WL[*]。
[0121]从此实施例可看出，在不产生非预期路径或无需过激励电压/晶体管大小增加的 情况下，除了低泄漏稳固读取、写入及空闲路径以外，由示范性混合GSHE-STT结构形成的四 端子位单元还通过移除横越同一行的偏移电压来提供改进型感测裕度(再次，位单元包含 具有三个端子及一个存取晶体管的一个GSHE-STT MTJ，所述存取晶体管引入连接到晶体管 门极的再一个端子，从而使位单元有总计四个端子）。
[0122] 实施例5-高速
[0123] 参看图19，说明以包括示范性混合GSHE-STT存储器元件的电路拓扑而形成的存储 器阵列结构的第五示范性实施例。实施例5涉及通过缩减用于在读取或写入期间充电及放 电的电容负载而适合于高速操作的电路拓扑，其包含每位单元一示范性混合GSHE-STT MTJ 及一存取晶体管。类似于实施例4,同一行中的位单元的GSHE-STT MTJ的读取及写入辅助路 径(A与B之间的路径)在一区段内不串联地连接;另一方面，行内的每一GSHE-STT MTJ的一 个端子(例如，A)连接到Vmid。行内的GSHE-STT MTJ的另一端子(例如，B)连接到来源于两个 门控晶体管的电压，其中一个门控晶体管连接到Vmid，其门极连接到RWL[0，1，2…]，且另一 传递晶体管连接到Vmid+ A，其门极连接到ffffL[0,1，2…]。位单元中的每一GSHE-STT MTJ的 第三端子(例如，C)连接到存取晶体管的漏极(或源极），其中存取晶体管的门极连接到字线 WL[0，1，2…]，且其源极(或漏极)连接到位线BL[0，1，2…]。用于单元1901的预期写入路径 被展示为"(1)"，且用于单元1902的预期读取路径被展示为"(4)"。不同于常规实施方案1到 6,本文中不存在非预期读取或写入路径。
[0124] 对于位单元1901上的写入操作，举例来说，为了产生以绿色（1)所展示的电流路 径，断言WL[i]及WWL[i]。在BL[i]上设置适当电流源(或等效电压源），使得电流从BL[j]流 动到GSHE-STT MTJ 1901的端子C中以用于写入逻辑1，且从GSHE-STT MTJ 1901的端子C流 出到BL[i]以用于写入逻辑0。针对所有列执行相同过程。晶体管门极过激励并非本文中的 要求，此是因为存取晶体管的Vd及V s皆接近Vmid而操作，因此，Vgd将不变为0或接近于0,以便 产生针对门极过激励的需要。
[0125] 对于位单元1902的读取操作，举例来说，为了产生以蓝色(4)所展示的电流路径， 断言WL[i]及RWL[i]。不同于实施例4,实施例5提供简单解决方案，其中避免基于电压Vrdwr 而使位单元的整个存储器阵列充电/放电，此情形引起较快操作。另一方面，除了 WL[]以外， 还需要每行额外控制线醫L[]及RWL[]，此情形还招致每行一个额外晶体管。
[0126] 实施例6-低泄漏及高感测裕度
[0127] 参看图20，说明以包括示范性混合GSHE-STT存储器元件的电路拓扑而形成的存储 器阵列结构的第六示范性实施例。实施例3涉及通过Vmid及用于理想操作的Vmid的门控以 及在读取/写入操作期间由Vmid及Vmid+A所见的电容负载的进一步缩减而适合于低泄漏 及高感测裕度的电路拓扑，其包含每位单元一示范性混合GSHE-STT MTJ及一存取晶体管。 类似于实施例4及5,位单元的GSHE-STT MTJ的读取及写入辅助路径(A与B之间的路径)在一 区段内不串联地连接;另一方面，行内的每一GSHE-STT MTJ的一个端子(例如，A)经由门极 连接到WL[0，1，2，…]的第一门控晶体管而连接到Vmid。行内的GSHE-STT MTJ的另一端子 (例如，B)连接到来源于第二及第三门控晶体管的电压，其中第二门控晶体管连接到Vmid， 其门极连接到RWL[0，1，2，…]，且第三门控晶体管连接到Vmid+ A，其门极连接到WWL[0，1， 2，…]。每一GSHE-STT MTJ的第三端子(例如，C)连接到存取晶体管的漏极(或源极），其中存 取晶体管的门极连接到字线WL[0，1，2…]，且其源极(或漏极)连接到位线BL[0，1，2…]。用 于单元2001的预期写入路径被展示为"（1)"，且用于单元2002的预期读取路径被展示为 "(4)"。不同于常规实施方案1到6,本文中不存在非预期读取或写入路径。
[0128] 对于位单元2001上的写入操作，举例来说，为了产生被展示为"（1)"的电流路径， 断言WL[i]及醫L[i]。在BL[i]上设置适当电流源(或等效电压源），使得电流从BL[j]流动到 GSHE-STT MTJ 2001的端子C中以用于写入逻辑1，且从GSHE-STT MTJ 2001的端子C流出到 BL[i]以用于写入逻辑0。针对所有列执行相同过程。晶体管门极过激励并非本文中的要求， 此是因为存取晶体管的Vd及Vs皆接近Vmid而操作，因此，Vgd将不变为0或接近于0,以便产生 针对门极过激励的需要。
[0129]对于位单元2002上的读取操作，举例来说，为了产生被展示为"(4)"的电流路径， 断言WL[i]及RWL[i]。在实施例6中，如果对应存储器单元未经选定用于读取或写入，那么通 过使存取晶体管的漏极及源极两者浮动来进一步缩减存取晶体管上的泄漏。另一方面，与 实施例5相比较，招致每行一额外门控晶体管。
[0130]因此，已呈现与包括混合GSHE-STT MTJ存储器单元的存储器、各种电路拓扑及与 示范性存储器元件相关的存储器阵列结构相关的示范性实施例连同其有利方面的描述。
[0131] 将了解，方面包含用于执行本文中所揭示的过程、功能及/或算法的各种方法。举 例来说，如图21所说明，一方面可包含一种形成存储器元件的方法，所述方法包括:在存储 器元件的第一端子(A)与第二端子(B)之间形成巨大自旋霍尔效应(GSHE)条带一框2102;形 成磁性隧道结(MTJ)，其中MTJ的自由层介接GSHE条带一框2104;将MTJ的固定层耦合到存储 器元件的第三端子(C) 一框2106;及对准MTJ，使得自由层的易磁化轴的定向大体上垂直于 由穿越第一端子与第二端子之间的GSHE条带的电子产生的磁化，使得MTJ的自由层经配置 以基于从第一端子注入到第二端子/从第二端子注入到第一端子的第一电荷电流及通过第 三端子注入到MTJ中/通过固定层从MTJ当中提取的第二电荷电流而切换一框2108。
[0132] 所属领域的技术人员将了解，可使用多种不同技术及科技中的任一者来表示信息 及信号。举例来说，可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组 合来表示可贯穿以上描述所参考的数据、指令、命令、信息、信号、位、符号及码片。
[0133] 另外，所属领域的技术人员将了解，结合本文中所揭示的实施例所描述的各种说 明性逻辑块、模块、电路及算法步骤可被实施为电子硬件、计算机软件或此两者的组合。为 了清楚地说明硬件与软件的此可互换性，上文已大体上在功能性方面描述各种说明性组 件、块、模块、电路及步骤。此类功能性被实施为硬件还是软件取决于特定应用及强加于整 个系统的设计约束。所属领域的技术人员可针对每一特定应用而以变化的方式来实施所描 述的功能性，但不应将此类实施决策解释为导致脱离本发明的范围。
[0134] 结合本文中所揭示的实施例所描述的方法、序列及/或算法可直接地体现在硬件 中、由处理器执行的软件模块中，或所述两者的组合中。软件模块可驻留在RAM存储器、闪速 存储器、ROM存储器、EPROM存储器、EEPR0M存储器、寄存器、硬盘、可移动磁盘、⑶-ROM或所属 领域中所知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可 从存储媒体读取信息及将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成整 体。
[0135] 因此，示范性实施例可包含一种体现用于形成示范性混合GSHE-STT MRAM单元以 及相关电路拓扑及存储器阵列的方法的计算机可读媒体。因此，本发明不限于所说明的实 例，且用于执行本文中所描述的功能性的任何装置包含在本发明的实施例中。
[0136] 虽然前述揭示内容展示本发明的说明性实施例，但应注意，在不脱离如由所附权 利要求书界定的本发明的范围的情况下可在本文中进行各种改变及修改。无需以任何特定 次序执行根据本文中所描述的本发明的实施例的方法权利要求项的功能、步骤及/或动作。 此外，尽管可以单数形式描述或主张本发明的元件，但除非明确地陈述限于单数形式，否则 还预期复数形式。
【主权项】
1. 一种存储器元件，其包括： 混合巨大自旋霍尔效应GSHE-自旋转移力矩STT磁阻随机存取存储器MRAM元件，所述 GSHE-STT MRAM元件包括： GSHE条带，其形成在第一端子(A)与第二端子(B)之间;及 磁性隧道结MTJ，其中所述MTJ的自由层介接所述GSHE条带，且所述MTJ的固定层耦合到 第三端子(C); 其中所述自由层的易磁化轴的定向大体上垂直于由穿越所述第一端子与所述第二端 子之间的所述GSHE条带的电子产生的磁化， 使得所述MTJ的所述自由层经配置以基于从所述第一端子注入到所述第二端子/从所 述第二端子注入到所述第一端子的第一电荷电流及通过所述第三端子注入到所述MTJ中/ 经由所述固定层从所述MTJ当中提取的第二电荷电流而切换。2. 根据权利要求1所述的存储器元件，其中当所述第二电荷电流通过所述第三端子注 入到所述MTJ中时，所述MTJ被切换成表示逻辑1的高电阻状态;且当所述第二电荷电流通过 所述第三端子注入到所述MTJ中时，所述MTJ被切换成表示逻辑O的低电阻。3. 根据权利要求2所述的存储器元件，其中在所述高电阻状态中，所述自由层被切换为 反对准或反平行于所述MTJ的固定层，且在所述低电阻状态中，所述自由层被切换为对准或 平行于所述固定层。4. 根据权利要求1所述的存储器元件，其进一步包括存取晶体管，其中所述存取晶体管 的漏极/源极端子连接到所述第三端子。5. 根据权利要求1所述的存储器元件，其中所述MTJ为平面内MTJ，且所述自由层的所述 易磁化轴的所述定向与由穿越所述GSHE条带的电子产生的所述磁化处于同一平面中。6. 根据权利要求1所述的存储器元件，其中所述MTJ为垂直MTJ，且所述自由层的所述易 磁化轴的所述定向大体上垂直于所述GSHE条带。7. -种形成存储器元件的方法，所述方法包括： 在所述存储器元件的第一端子(A)与第二端子(B)之间形成巨大自旋霍尔效应GSHE条 带； 形成磁性隧道结MTJ，其中所述MTJ的自由层介接所述GSHE条带； 将所述MT J的固定层耦合到所述存储器元件的第三端子(C);及 对准所述MTJ，使得所述自由层的易磁化轴的定向垂直于由穿越所述第一端子与所述 第二端子之间的所述GSHE条带的电子产生的磁化， 使得所述MTJ的所述自由层经配置以基于从所述第一端子注入到所述第二端子/从所 述第二端子注入到所述第一端子的第一电荷电流及通过所述第三端子注入到所述MTJ中/ 经由所述固定层从所述MTJ当中提取的第二电荷电流而切换。8. 根据权利要求7所述的方法，其包括：当所述第二电荷电流通过所述第三端子注入到 所述MTJ中时，将所述MTJ切换成表示逻辑1的高电阻状态;及当所述第二电荷电流通过所述 第三端子注入到所述MTJ中时，将所述MTJ切换成表示逻辑O的低电阻。9. 根据权利要求8所述的方法，其包括:在所述高电阻状态中，将所述自由层切换为反 对准或反平行于所述MTJ的所述固定层;及在所述低电阻状态中，将所述自由层切换为对准 或平行于所述固定层。10. 根据权利要求7所述的方法，其进一步包括将存取晶体管的漏极/源极端子连接到 所述第三端子。11. 根据权利要求7所述的方法，其包括将所述MTJ形成为平面内MTJ，其中所述自由层 的所述易磁化轴的所述定向与由穿越所述GSHE条带的电子产生的所述磁化处于同一平面 中。12. 根据权利要求7所述的方法，其包括将所述MTJ形成为垂直MTJ，其中所述自由层的 所述易磁化轴的所述定向大体上垂直于所述GSHE条带。13. -种存储器，其包括： 混合巨大自旋霍尔效应GSHE-自旋转移力矩STT磁阻随机存取存储器MRAM装置，所述 GSHE-STT MRAM装置包括： 用于耦合第一端子(A)与第二端子(B)的GSHE装置;及 磁性隧道结MTJ，其耦合到所述GSHE装置，使得所述MTJ的自由层介接所述GSHE装置;及 用于将所述MTJ的固定层耦合到第三端子(C)的装置； 其中所述自由层的易磁化轴的定向大体上垂直于由穿越所述第一端子与所述第二端 子之间的所述GSHE装置的电子产生的磁化， 使得所述MTJ的所述自由层经配置以基于从所述第一端子注入到所述第二端子/从所 述第二端子注入到所述第一端子的第一电荷电流及通过所述第三端子注入到所述MTJ中/ 从所述MTJ当中提取的第二电荷电流而切换。14. 根据权利要求13所述的存储器，其包括:用于当所述第二电荷电流通过所述第三端 子注入到所述MTJ中时将所述MTJ切换成表示逻辑1的高电阻状态的装置;及用于当所述第 二电荷电流从所述MT J当中从所述第三端子提取时将所述MT J切换成表示逻辑0的低电阻的 装置。15. 根据权利要求14所述的存储器，其包括:用于在所述高电阻状态中将所述自由层切 换为反对准或反平行于所述MTJ的所述固定层的装置;及用于在所述低电阻状态中将所述 自由层切换为对准或平行于所述固定层的装置。16. 根据权利要求13所述的存储器，其进一步包括用于将存取晶体管的漏极/源极端子 耦合到所述第三端子的装置。
【文档编号】G11C11/18GK105934794SQ201580005854
【公开日】2016年9月7日
【申请日】2015年1月19日
【发明人】文清·吴, 拉古·萨加尔·玛达拉, 肯德里克·海·良·袁, 卡里姆·阿拉比
【申请人】高通股份有限公司