半导体器件的制作方法
【专利摘要】本发明涉及一种半导体器件。为了即使在非易失性存储器的编程电流增加时也能保持升压电路的输出电压恒定；在半导体器件中提供的升压电路中，通过分压电路检测电荷泵的输出电压，并且对用于驱动电荷泵的振荡电路执行开启?关闭控制使得检测的输出电压变成恒定。此外，检测电荷泵的输出电流，并且产生根据所检测的输出电流的幅值的控制电流。控制电流馈送至构成分压电路的多个串联电阻元件之间的耦合节点或从其提取。
【专利说明】半导体器件
[0001]相关申请交叉引用
[0002]将2015年2月26日提交的日本专利申请N0.2015-036743的公开内容，包括说明书、附图和摘要，整体并入本文作为参考。
技术领域
[0003]本发明涉及一种半导体器件，并且特别涉及一种包括电可重写非易失性存储器的半导体器件。
【背景技术】
[0004]在诸如闪存的非易失性存储器中，在编程期间，写入电流流过经历写入的存储器单元。在这种情况下，同时被编程的存储器单元的数目的增加使得难以保持编程电压的电压电平的恒定。
[0005]为了解决这个问题，日本未审专利公布N0.2007-193936(专利文献I)中描述的闪存装置除闪存单元阵列之外还包括多个虚拟编程电流产生元件，它们都能通过具有与编程电流相同幅值的虚拟编程电流。而且，执行控制以便无论同时被编程的存储器单元的数目多少，多个编程电流以及多个虚拟编程电流之和变为恒定。
【发明内容】
[0006]根据专利文献I的技术，在同时被编程的存储器单元的数目减少时，虚拟编程电流之和增加。这会不利地增加电流消耗。将从本说明书的说明和附图使其他问题和新颖特征变得显而易见。
[0007]在根据一个实施例的半导体器件中提供的升压电压供应电路中，通过分压电路检测电荷栗的输出电压，且对用于驱动电荷栗的振荡电路执行开启关闭控制，以便检测的输出电压变成恒定。而且，检测电荷栗的输出电流，且产生根据检测输出电流的幅值的控制电流。控制电流馈送进入构成分压电路的多个串联电阻元件之间的耦合节点或从其提取出。
[0008]根据上述实施例，即使在编程电流增加时也能保持升压电路的输出电压恒定。
【附图说明】
[0009]图1是示出根据第一实施例的半导体器件的构造的框图。
[0010]图2是用于解释存储器单元(分裂栅极闪存装置)的构造和操作的示意图。
[0011]图3是用于解释存储器单元(堆叠栅极闪存单元)的构造和操作的示意图。
[0012]图4是示出图1中所示的闪存模块16的构造的框图。
[0013]图5是示出图4中所示的闪存模块的局部构造的示意图。
[0014]图6是示出图4和5中的升压电压供应电路400的构造的电路图。
[0015]图7是将流过图6中的升压电压供应电路中的晶体管的电流的值与写入数据关联的图表。
[0016]图8是跨图6中的分压电路的电阻元件R401的电压以及写入电压的值与写入数据关联的图表。
[0017]图9是示出图6中的升压电压供应电路输出的写入电流IW和写入电压VW之间关系的示意图。
[0018]图10是示出图5的变型的示意图。
[0019]图11是示出根据第二实施例的半导体器件中的升压电压供应电路400A的构造的示意图。
[0020]图12是流过图11中的升压电压供应电路中的晶体管的电流的值与写入数据关联的图表。
[0021]图13是跨图11中的分压电路的电阻元件R401的电压以及写入电压的值与写入数据关联的图表。
[0022]图14是示出根据第三实施例的半导体器件中的升压电压供应电路500的构造的示意图。
[0023]图15是流过图14中的升压电压供应电路中的晶体管的电流的值与温度关联的图表。
[0024]图16是跨图14中的分压电路的电阻元件R401的电压以及写入电压的值与温度关联的图表。
[0025]图17是示出第一实施例中的写入速度、写入电压以及温度之间关系的示意图。
[0026]图18是示出第三实施例中的写入速度、写入电压以及温度之间关系的示意图。
[0027]图19是示出根据第四实施例的半导体器件中的升压电压供应电路500A的构造的示意图。
[0028]图20是流过图19中的升压电压供应电路中的晶体管的电流的值与温度关联的图表。
[0029]图21是跨图19中的分压电路的电阻元件R401的电压的值以及写入电压与温度关联的图表。
【具体实施方式】
[0030]以下将参考附图详细说明各个实施例。相同或等效的部分由相同的参考数字表示，且将不再重复其说明。
[0031 ] 第一实施例
[0032][半导体器件的总体结构]
[0033]图1是示出根据第一实施例的半导体器件的构造的框图。图1示出作为半导体器件的一个实例的并入闪存模块16的微型计算机(MCU)I的构造。本实施例中说明的升压电压供应电路400也适用于其中仅闪存模块16安装在单个硅衬底上的半导体器件。
[0034]参考图1，微型计算机I利用CMOS(互补金属氧化物半导体)集成电路制造技术等形成在例如由单晶硅制成的单个半导体芯片上。
[0035]如图1中所示，微型计算机I包括中央处理单元(CPU)2，随机存取存储器(RAM)5，以及闪存模块(FMDL)6。中央处理单元2包括指令控制单元以及执行指令的执行单元。随机存取存储器5例如用作中央处理单元2的工作区域。提供闪存模块6作为用于存储数据和程序的非易失性存储器模块。
[0036]微型计算机I还包括直接存储器存取控制器(DMAC)3、总线接口电路(BIF)4、闪存序列产生器$3007、外部1/0端口(？1^)8和9、计时器(111010、时钟脉冲产生器(0?6)11、高速总线(HBUS) 12以及外围总线(PBUS) 13。
[0037]总线接口电路4执行高速总线12以及外围总线13的总线接口控制或总线桥接控制。闪存序列产生器7对闪存模块(FMDL)6执行命令存取控制。时钟脉冲产生器11产生用于控制微型计算机I的内部时钟CLK。
[0038]虽然微型计算机I的总线结构没有特别限但是在图1中，提供了高速总线(HBUS) 12以及外围总线(PBUS) 13。虽然没有限制，但是高速总线12以及外围总线13各包括数据总线、地址总线以及控制总线。通过提供高速总线12以及外围总线13的两个总线;与所有电路都共同耦合至公共总线相比，能减轻总线负载且由此确保高速存取操作。
[0039]中央处理单元2、直接存储存取控制器3、总线接口电路4、随机存取存储器5以及闪存模块6都耦合至高速总线12。闪存序列产生器7、外部I/O端口 8和9、计时器10以及时钟脉冲产生器11耦合至外围总线13。
[0040]微型计算机I还包括耦合振荡器或供应有外部时钟的时钟端子XTAL/EXTAL、用于指定待机状态的外部硬件待机端子STBY、用于规定复位的外部复位端子RES、外部电源端子VCC以及外部接地端子VSS。
[0041]虽然利用不同CAD工具设计作为逻辑电路的闪存序列产生器7以及具有阵列结构的闪存模块6且因此出于方便考虑在图1中示出为分立的电路块，但是认为它们构成一个闪存存储模块16。
[0042]闪存存储模块6通过只读高速存取端口(HACSP) 15耦合至高速总线(HBUS) 12XPU2或DMAC 3通过高速总线12上的高速存取端口 15对闪存模块6进行读取访问。CPU 2或DMAC3在对闪存模块6进行写入访问和初始化(擦除)访问时，将命令通过总线接口电路4以及外围总线(PBUS)13发送给闪存序列产生器7。响应于该命令，闪存序列产生器7通过外围总线PBUS上的低速存取端口(LACSP)对闪存模块执行初始化控制和写入控制。
[0043][存储器单元的构造和操作]
[0044]图2和3是用于解释存储器单元的构造和操作的示意图。图2示出分裂栅极闪存装置，且图3示出层叠栅极闪存存储器单元。
[0045]参考图2Α，分裂栅极闪存装置包括经由栅极绝缘膜设置在源极区和漏极区之间的沟道形成区上的控制栅极CG以及存储栅极MG。例如氮化硅的电荷俘获区(SiN)设置在存储栅极MG和栅极绝缘膜之间。控制栅极CG耦合至字线，且存储栅极MG耦合至存储栅极选择线MGL。控制栅极CG侧上的漏极区(或源极区)耦合至位线BL，且存储栅极MG侧上的源极区(或漏极区)耦合至源极线SL。
[0046]图2Β示出分裂栅极闪存装置的读取和写入(编程)/擦除期间的位线BL、控制栅极CG、存储栅极MG、源极线SL以及阱区(WELL)的电压设定的一个实例。
[0047]更具体地，为了降低经历数据擦除的存储器单元的阈值电压Vth，执行诸如BL=H1-Z(高阻抗)，CG = 0.0V，MG = -10V，SL = 6V以及WELL = OV的设定。由此，阱区(WELL)和存储栅极MG之间的高电场产生的电子和空穴中的空穴从阱区(WELL)注入电荷俘获区(SiN)。这个过程以共享存储栅极的多个存储器单元为单位执行。
[0048]为了提高经历数据写入的存储器单元的阈值电压Vth，执行诸如BL= 0V，CG =
1.5V，MG = 10V，SL = 6V以及WELL = OV的设定。在这种情况下，写入电流从源极线SL流至位线，因此热电子产生在控制栅极和存储栅极之间的边界处并注入电荷俘获区(SiN)。由于基于是否通过位线电流确定电子的注入，以位为单位控制这种过程。
[0049]在读取时，执行诸如1=1.5￥，06=1.5￥，]\^ = 0￥，51^ = 0￥以及^1^ = 0￥的设定。如果存储器单元的阈值电压Vth低，则存储器单元的电阻小(开启态)。如果阈值电压Vth高，则存储器单元的电阻大(关闭态)。
[0050]图3A中所示的堆叠栅极闪存装置通过经由栅极绝缘膜在源极区和漏极区之间的沟道形成区上堆叠浮置栅极FG和控制栅极CG而构造。控制栅极CG耦合至字线WL。漏极区耦合至位线BL，且源极区耦合至源极线SL。
[0051]图3B和3C示出堆叠栅极闪存装置的读取和写入/擦除期间的位线BL、字线WL、源极线SL以及阱区(WELL)的电压设定的实例。图3B示出通过热载流子写入方法提高阈值电压Vth以及通过电子发射进入阱区WELL降低阈值电压Vth的电压设定实例。
[0052]图3C示出通过FN隧穿写入方法提高阈值电压Vth以及通过电子发射进入源极线SL降低阈值电压Vth的电压设定实例。
[°°53][闪存模块的构造和操作]
[0054]图4是示出图1中所示的闪存模块16的构造的框图。在图4和图5中，示意图的水平方向是指行方向或X方向，且示意图的垂直方向是指列方向或Y方向。
[0055]参考图4，闪存模块16包括闪存阵列301、Y解码器电路306、Y选择器电路303、读取电路304、写入电路302、Χ解码器电路305、高电压施加电路307以及升压电压供应电路400。
[0056]闪存阵列301包括布置成矩阵的多个闪存单元。闪存单元可以是图2中所示的分裂栅极型或图3中所示的堆叠栅极型。
[0057]Y解码器电路306解码Y地址信号。Y选择器电路303基于Y地址信号的解码结果在闪存阵列301中选择经历读取或写入的列。更具体地，Y选择器电路303在数据读取期间将经历读取的列的位线耦合至读取电路304，且在数据写入期间将经历写入的列的位线耦合至写入电路302。
[0058]读取电路304通过将从由Y选择器电路303选择的存储器单元列读取的信号与参考信号进行比较来输出读取数据。写入电路302通过由Y选择器电路303选择的列的位线，根据写入数据通过写入电流(也称为编程电流)。
[0059]X解码器电路305解码X地址信号且由此选择闪存阵列301中经历读取、写入或擦除的行。更具体地，X解码器电路305向所选行的字线(在分裂栅极存储器单元的情况下，字线以及存储栅极选择线)施加根据读取、写入以及擦除的各个操作模式的电压。
[0060]高电压施加电路307在数据写入和数据擦除期间将高电压施加至源极线(也在堆叠栅极存储器单元的情况下，在数据擦除期间施加至阱区)。在这种情况下，以块为单位施加高电压。
[0061]升压电压供应电路400产生在写入和擦除期间采用的正或负高电压，并将其供应至X解码器电路305以及高电压施加电路307。
[0062]图5是示出图4中所示的闪存模块的局部构造的示意图。图5示出图4中所示的闪存阵列301和Y选择器电路303的简化构造。为了有助于示意图的理解，在闪存阵列301中分别示出16个存储器单元MC[0，0]至MC[3，3]。第i行的存储器单元(i = 0至3)以及第j列(j = 0至3)称作MC[i，j]。多个存储器单元或未指定的存储器单元的一般名称被称为存储器单元MC。在图5中，堆叠栅极存储装置用作各个存储器单元。
[0063]参考图5，位线BLO至BL3沿Y方向延伸布置并分别对应于闪存阵列301的列。各个位线BL耦合至对应列的各个存储器单元MC的漏极区。
[0064]字线WLO至WL3沿X方向延伸布置并分别对应于闪存阵列301的行。各个字线WL耦合至对应行的各个存储器单元MC的控制栅极。
[0065]源极线SL0、SL1沿闪存阵列301的行方向(X方向)延伸地设置。在图5中，每两行闪存阵列301布置一个源极线SL，并且该源极线SL耦合至对应行中设置的各个存储器单元MC的源极区。此外，源极线SL0、SL1通过高电压施加电路307(未示出)耦合至升压电压供应电路400的输出节点602。
[0066]Y选择器电路303包括分别对应于位线BLO至BL3的NM0S(N沟道M0S)晶体管Q300至Q303。各个NMOS晶体管都耦合在对应的位线的一端与接地节点GND之间，并用作用于耦合和断开之间切换的开关。写入电路302分别基于写入数据信号DO至D3将控制信号WO至W3供应至晶体管Q300至Q303的栅极。以下，如果写入数据信号是“O”，则高电平(H电平)的控制信号供应至对应晶体管的栅极。如果写入数据信号是“I”，则低电平(L电平)的控制信号供应至对应选择晶体管的栅极。
[0067]以下，参考图5，将说明写入操作的实例。假设选择字线WLO且高电压(例如10V)施加至所选字线WL0。其它字线WLl至WL3处于非选择状态(处于L电平)。
[0068]例如，如果所有写入数据信号DO至D3是“O”，则从写入电路302输出的所有控制信号WO至W3是“ H”，并且所有NMOS晶体管Q300至Q303导通。因此，写入电流1至13分别流过所选存储器单元MC[0，0]至MC[0，3]，因此执行写入。
[0069]如果所有写入数据信号DO至D3是“I”，则从写入电路302输出的所有控制信号WO至W3是“L”，并且所有匪OS晶体管Q300至Q303截止。因此，写入电流不会流过所选存储器单元MC[0，0]至MC[0，3]，因此不执行写入。
[0070]如果写入数据信号DO至D3是“0，I，0，I”，则写入电路302输出的控制信号WO和W2是“H”，并且控制信号Wl和W3是“L”。因此，匪OS晶体管Q300和Q302导通，并且NMOS晶体管Q301和Q303截止。因此，写入电流流过存储器单元MC[ O，O ]和MC[ O，2 ]，因此对这些存储器单元执行写入。另一方面，写入电流不流过存储器单元MC[0，I ]和MC[0，3]，因此不对这些存储器单元执行写入。
[0071]因此，根据写入数据(S卩，取决于写入数据是“I”还是“O”)确定写入电流是否流过所选存储器单元。在写入期间流过一个所选存储器单元的写入电流约为ΙΟμΑ。因此，如果图5中的所选行的所有存储器单元MC[0，0]至MC[0，3]处于写入状态，则从升压电压供应电路400的输出节点602流过存储器单元的写入电流之和是ΙΟμΑ X 4 = 40μΑ。
[0072]升压电压供应电路400构造为能在保持预定写入电压(例如10V)的输出电压的状态下将写入电流(图5中40μΑ)供应至所有所选存储器单元。闪存单元的特性受到写入电压(编程电压)的影响。如果写入电压过高，则写入时间变短，但是对存储器单元的损伤增加。另一方面，如果写入电压太低，则对存储器单元的损伤降低，但是写入时间变长。因此，需要将写入电压保持在恒定值。
[0073][升压电压供应电路的构造]
[0074]图6是示出图4和5中的升压电压供应电路400的构造的电路图。参考图6，升压电压供应电路400包括升压产生单元101以及升压电压调整单元401。
[0075](1.升压产生单元)
[0076]升压产生单元101包括用于产生升压电压的电荷栗201、振荡电路202、比较器203以及参考电压电路204。振荡电路202产生用于驱动电荷栗201的时钟信号N204。参考电压电路204几乎不受电源电压、温度以及制造情况影响地输出恒定电压电平的参考电压N202。比较器203从升压电压调整单元401接收电荷栗201的输出电压的分压电压N201。比较器203将分压电压N201与参考电压N202比较。
[0077]振荡电路202的振荡操作根据比较器203的比较结果N203开启和关闭。更具体地，当分压电压N201超过参考电压N202时，振荡电路202停止振荡操作。当分压电压N201下降低于参考电压N202时，振荡电路202重新开始振荡操作。因为电荷栗201在振荡电路202的操作期间提升了电压，因此振荡电路202的间歇操作(开启-关闭操作)能使从电荷栗201输出的升压电压保持在近似恒定值。
[0078](2.升压电压调整单元-分压电路)
[0079]升压电压调整单元401包括分压电路102、电流检测电路103以及控制电流产生电路104。分压电路102包括串联耦合在升压电压供应电路400的输出节点602以及接地节点GND之间的多个电阻元件。在图6中，分压电路102包括在输出节点602和分压节点610之间耦合的第一电阻元件R401以及在分压节点610以及接地节点GND之间耦合的第二电阻元件R402。分压节点610耦合至比较器203的正端子，且因此将分压电压N201提供至比较器203。
[0080]电阻元件的构造没有特别限制。多晶硅可用作电阻元件，或者扩散区和阱区可用作电阻元件。替代地，MOS晶体管可用作电阻元件。
[0081](3.升压电压调整单元-电流检测电路)
[0082]电流检测电路103检测电荷栗201的输出电流lout。更具体地，电流检测电路103包括PM0S(P沟道M0S)晶体管Q401和Q402。
[0083]首先，将说明电流检测电路103的耦合关系。PMOS晶体管Q401的源极耦合至电荷栗201的输出节点601。PMOS晶体管Q401的漏极耦合至升压电压供应电路400的输出节点602，且还耦合至PMOS晶体管Q401的栅极(即PMOS晶体管Q401是二极管耦合的hPMOS晶体管Q401的背栅极(WELL)耦合至PMOS晶体管Q401的源极。PMOS晶体管Q402的源极耦合至PMOS晶体管Q401的源极。PMOS晶体管Q402的栅极耦合至PMOS晶体管Q401的栅极。PMOS晶体管Q402的背栅极(WELL)耦合至PMOS晶体管Q402的源极。
[0084]根据上述构造，PMOS晶体管Q40UQ402构成电流镜；因此，与电荷栗201的输出电流1ut成比例的检测电流Idet从PMOS晶体管Q402的漏极输出。即，设kl为比例常数，则保持以下公式:
[0085]Idet = kl X 1ut( I)
[0086](4.升压电压调整单元-控制电流产生电路)
[0087]控制电流产生电路104产生具有根据检测电流Idet的幅值的控制电流Icntl。更具体地，控制电流产生电路104包括匪03晶体管0405、0406、0407、0408，？]?03晶体管0403、Q404，以及恒流源402。
[0088]首先，将说明控制电流产生电路104的耦合关系。NMOS晶体管Q405、Q407以及PMOS晶体管Q403都是二极管耦合的。NMOS晶体管Q405耦合在PMOS晶体管Q402的漏极(节点N401)以及接地节点GND之间。匪OS晶体管Q406、Q407并联耦合在恒流源402的输出节点N403和接地节点GND之间。匪OS晶体管Q405、Q406的栅极彼此耦合。PMOS晶体管Q403和匪OS晶体管Q408依次串联耦合在升压电压供应电路400的输出节点602和接地节点GND之间。PMOS晶体管Q404耦合在升压电压供应电路400的输出节点602和分压电路102的分压节点610之间(电阻元件R401和R402之间的耦合节点KPMOS晶体管Q403、Q404的栅极彼此耦合。
[0089]根据上述构造，NMOS晶体管Q405、Q406构成电流镜，匪OS晶体管Q407、Q408构成电流镜，且PMOS晶体管Q403、Q404构成电流镜。因此，流过NMOS晶体管Q406的电流表示为k2 XIdet，其中k2是比例常数。通过从恒流源402的输出电流Icnst减去流过NMOS晶体管Q406的电流获得流过NMOS晶体管Q407的电流，且因此表示为Icnst-k2XIdet。而且，流过PMOS晶体管Q404的控制电流I cn 11如下表示。
[0090]Icntl =k3 X (Icnst~k2 X Idet)
[0091]=k3X (Icnst_k2Xkl X lout) (2)
[0092 ]其中k3是比例常数。控制电流I cnt I流入分压电路102的分压节点610中；因此，设IR401和IR402分别为流过构成分压电路102的电阻元件R401和R402的电流，保持以下公式:
[0093]IR401 = IR402_ Icntl
[0094]= IR402-k3 X Icnst+kl Xk2 Xk3 X lout (3)
[0095][升压电压供应电路]
[0096]以下将利用具体数值实例说明升压电压供应电路400的操作。在以下说明中，电荷栗201的输出阻抗是1kQ。每个存储器单元的写入电流是ΙΟμΑ。参考电压电路204输出的参考电压Ν202是1.0V。构成分压电路102的电阻元件R401的阻值是989kQ，且电阻元件R402的阻值是10kQ ePMOS晶体管Q401和Q402的沟道宽度W之间的尺寸比是W_Q401:W_Q402 = 50:1 JMOS晶体管Q405和Q406的沟道宽度W之间的尺寸比是W_Q405: W_Q406 = 2:1。匪05晶体管Q406、Q407、Q408的沟道宽度W彼此相等。PMOS晶体管Q403、Q404的沟道宽度W彼此相等。恒流源402的输出电流Icnst是ΙμΑ。电荷栗201输出的升压电压的电压电平设定为10V以便足以写入。
[0097]图7是流过图6中的升压电压供应电路中的晶体管的电流的值与写入数据关联的图表。图8是跨图6中的分压电路的电阻元件R401的电压和写入电压值与写入数据关联的图表。在图7和8的计算实例中，没有考虑电荷栗201的输出阻抗造成的电压降。以下参考图6至8，将代表性的说明所有写入数据信号DO至D3是“O”，即写入电路302的所有输出信号WO至W3处于H电平的情况。
[0098]首先，由于比较器203的输出的反馈，因此分压电路102的分压节点610(电阻元件R401和R402之间的耦合节点)的电压电平变成等于从参考电压电路204输出的参考电压N202，S卩1.0V。因此，流过电阻元件R402的电流是1.0V/100kQ =10μΑο10μΑ电流也流过电阻元件R401 (更精确地，流过电阻元件R401的电流是通过从流过电阻元件R402的I ΟμΑ电流减去流入分压节点610的控制电流Icntl获得的值，如将在下文说明)。
[0099]如果所有写入数据信号DO至D3都为“O”，则写入电路302的所有输出信号WO至W3都为“H”，且所有NMOS晶体管Q300至Q303都导通，如图5所述。在这种情况下，流过所选存储器单元MC[0，0]至MC[0，3]的写入电流1至13各为ΙΟμΑ，且因此总计为40μΑ。此时，作为流过分压电阻器R402的ΙΟμΑ电流与流过存储器单元的40μΑ电流之和的50μΑ的电流流过电流检测电路103中的PMOS晶体管Q401。
[0100]根据PMOS晶体管Q401和Q402的沟道宽度W之间的比(50:1)，ΙμΑ的电流流过与PMOS晶体管Q401构成电流镜的PMOS晶体管Q402(在公式(I)中kl = 1/50)。ΙμΑ的电流也流过与PMOS晶体管Q402串联耦合的NMOS晶体管Q405。
[0101 ] 根据匪OS晶体管Q405和Q406的沟道宽度W之间的比(2:1)，500ηΑ的电流流过与NMOS晶体管Q405构成电流镜的NMOS晶体管Q406(公式(2)中k2 = 1/2)。通过从作为流过NMOS晶体管Q407的恒流源402的输出电流Icnst的ΙμΑ减去流过NMOS晶体管Q406的500nA的电流获得500nA的电流。
[0102]根据匪OS晶体管Q407和Q408的沟道宽度W之间的比(1:1)，500ηΑ的电流流过与NMOS晶体管Q407构成电流镜的NMOS晶体管Q408(公式(2)中k3 = I) AOOnA的电流也流过与NMOS晶体管Q408串联耦合的PMOS晶体管Q403。
[0103]根据PMOS晶体管Q403和Q404的沟道宽度W之间的比(1:1)，500nA的电流流过与PMOS晶体管Q403构成电流镜的PMOS晶体管Q404。因此，500nA的控制电流Icntl流入分压节点610(参见公式(2))。
[0104]流过构成分压电路102的电阻元件R401的电流IR401是通过从流过电阻元件R402的电流IR402(10yA)减去控制电流Icntl (500nA)获得的值。即，9.5μΑ的电流流过电阻元件R401。因此，跨电阻元件R401的电压是9.5μΑΧ9891?Ω ? 9.4V。因此，升压电压供应电路400的输出节点602的电压(即写入电压VW)是10.4V，其为跨电阻元件R401的9.4V电压与跨电阻元件R402的IV电压之和。
[0105]同样在另一写入数据的情况下，升压电压供应电路400的输出节点602的电压(写入电压VW)可以相同流程计算。从定性观点来看，当写入电流IW增加时(即当电荷栗201的输出电流1ut增加时)，通过电流检测电路103检测的检测电流Idet增加(参见公式(I))。随着检测电流I de t的增加，流入分压电路102中的分压节点610的控制电流I cnt I (即，流过PMOS晶体管Q404的电流)降低(参见公式(2))，且流过电阻元件R401的电流IR401增加(参见公式
(3))。因此，在写入电流IW增加时，升压电压供应电路400的输出节点602的电压(写入电压VW)增加。
[0106]在上述结果中，没有考虑由电荷栗201的输出阻抗造成的电压降。实际上，在写入电流IW增加时，电荷栗201的输出电压由于输出阻抗造成的电压降而降低，这抵消了通过升压电压调整单元401增加的电压的效应。因此，无论写入电流IW的幅值如何，实际写入电压VW都保持为近似恒定。
[0107]更具体地，假设电荷栗201的输出阻抗是1kQ，则在写入电流增加ΙΟμΑ时，电荷栗201的输出电压降低0.1V。因此，实际写入电压VW(S卩，升压电压供应电路400的输出节点602的电压)保持在1.0V的恒定值。
[0108]图9是示出图6中的升压电压供应电路输出的写入电流IW和写入电压VW之间的关系，根据图7和8的数值实例绘制图9中的曲线b、c。
[0109]在根据本实施例的曲线b中，没有考虑由电荷栗201的输出阻抗导致的电压降。通过按原状绘制图8的图表中所示的结果而绘制曲线b。
[0110]在根据本实施例的曲线c中，考虑了由电荷栗201的输出阻抗造成的电压降。如上所述，假设电荷栗201的输出阻抗是1kQ，在写入电流增加ΙΟμΑ时，电压由于输出阻抗而降低0.1V。因此，无论写入数据(写入电流的幅值)如何，写入电压VW都保持在近似恒定电压值下。
[0111]基于其中没有提供图6中的电流检测电路13以及控制电流产生电路104的比较实例绘制曲线a。在这种情况下，当写入电流IW增加时，由电荷栗201的输出阻抗造成的电压降增加，且从升压电压供应电路400输出的写入电压VW降低。
[0112]在曲线a的情况下，构成分压电路102的电阻元件R401的阻值为900kQ，电阻元件R402的阻值为10kQ，且从参考电压电路204输出的参考电压N202为1.02V。在这种情况下，分压节点610的电压N201是1.02V，并且升压电压供应电路400的输出节点602的电压VW是10.2V。而且，假设电荷栗201的输出阻抗是1kQ，则当写入电流增加ΙΟμΑ时，电荷栗201的输出电压降低0.1V;因此，获得图9中的曲线a的特性。
[0113][第一实施例的效果]
[0114]如上所述，根据第一实施例的半导体器件包括用于检测电荷栗201的输出电流1ut的电流检测电路103以及用于产生随所检测的输出电流1ut增加而降低的控制电流
Icnt I的控制电流产生电路104。所产生的控制电流I cnt I流入分压电路102的分压节点610中。由此，无论写入电流IW如何，升压电压供应电路400输出的写入电压VW的幅值都可保持为近似恒定。因为控制电流Icntl的幅值与写入电流IW的幅值相比可忽略，因此根据本实施例的半导体器件不会无益地增加功耗。
[0115][第一变型例]
[0116]在图6中，分压电路102中控制电流Icntl流入的节点(以下称为控制节点)对应于输出分压电压N201的分压节点610。另一方面，即使控制节点不同于分压节点610，也能提供与上述近似相同的有利效果。更具体地，控制电流Icntl可流入构成分压电路102的多个串联电阻元件之间任意的耦合节点。
[0117][第二变型例]
[0118]在上述实施例中，堆叠栅极存储装置用作各个存储器单元。另一方面，如果分裂栅极存储装置用作各个存储器单元，则也可采用升压电压供应电路400。以下，将简要说明在这种情况下的存储器阵列301和升压电压供应电路400之间的耦合。
[0119]图10是示出图5的变型例的示意图。在图5中，16个存储器单元MC[0，0]至MC[3，3]分别在闪存阵列301中示出。在图10中，分裂栅极存储装置用作各个存储器单元。
[0120]参考图10，位线BLO至BL3在Y方向上延伸地布置且分别对应于闪存阵列301的列。各个位线BL都耦合至对应列的各个存储器单元MC的控制栅极侧上的漏极区(或源极区)。
[0121]字线WLO至WL3在X方向上延伸地布置且分别对应于闪存阵列301的行。各个字线WL都耦合至对应行的各个存储器单元MC的控制栅极。
[0122]存储栅极极选择线MGLO至MGL3在X方向上延伸地布置且分别对应于闪存阵列301的行。各个存储栅极极选择线MGL都耦合至对应行的各个存储器单元MC的存储栅极极。
[0123]源极线SL0、SL1在闪存阵列301的行方向(X方向)延伸地设置。在图10中，每两行闪存阵列301布置一个源极线SL，且该源极线SL耦合至对应行中设置的各个存储器单元MC的存储栅极侧上的源极区(或漏极区)。此外，源极线SL0、SL1通过高电压施加电路307耦合至升压电压供应电路400的输出节点602(未示出)。
[0124]因为Y选择器电路303以及写入电路302的耦合关系与图5中相同，因此相同或等效的部分由相同的参考数字表示，且将不再重复它们的说明。
[0125]第二实施例
[0126][升压电压供应电路的构造]
[0127]图11是示出根据第二实施例的半导体器件中的升压电压供应电路400A的构造的示意图。图11中的升压电压供应电路400A是图6中的升压电压供应电路400的变型例，且包括控制电流产生电路105以替代根据图6中所示的第一实施例的控制电流产生电路104。
[0128]更具体地，参考图11，控制电流产生电路105包括NMOS晶体管0405、0406。匪03晶体管Q405是二极管耦合的，且耦合在PMOS晶体管Q402的漏极(节点N401)和接地节点GND之间。匪OS晶体管Q406耦合在分压电路102的分压节点610(电阻元件R401和R402之间的耦合节点)和接地节点GND之间(即与电阻元件R402并联耦合)ο匪OS晶体管Q405、Q406的栅极彼此锂A
柄口 O
[0129]因为图11中的其它构造与图6中相同，因此相同或等效的部分由相同的参考数字表示，且将不再重复其说明。
[0130]根据上述构造，匪OS晶体管Q405、Q406构成电流镜。因此，设k2为比例常数，则流过NMOS晶体管Q406的控制电流I cnt I如下表述。
[0131]Icntl =k2 X Idet
[0132]=k2 Xkl X lout (4)
[0133]控制电流Icntl从分压电路102的分压节点610提取；因此，流过分压电路102的电阻元件R401的电流IR401如下表述。
[0134]IR401 = IR402+Icntl
[0135]=IR402+klXk2X1ut (5)
[0136][升压电压供应电路的操作]
[0137]以下，将说明根据第二实施例的升压电压供应电路400A的操作，示出为具体数值实例。在以下说明中，构成分压电路的电阻元件R401的阻值是890kQ，且电阻元件R402的阻值是10kQ。匪05晶体管0405和0406的沟道宽度1之间的尺寸比是￥_0405:胃_0406 = 40:23。其它数值与第一实施例相同。
[0138]图12是流过图11中的升压电压供应电路的晶体管的电流的值与写入数据关联的图表。图13是流过图11中的分压电路的电阻元件R401上的电压以及写入电压的值与写入数据关联的图表。在图12和13的计算实例中，没有考虑电荷栗201的输出阻抗造成的电压降。以下，参考图11至13，将代表性地说明所有写入数据信号DO至D3都为“O”，即写入电路302的所有输出信号WO至W3都处于H电平的情况。
[0139]首先，由于比较器203的输出的反馈，因此分压电路102的分压节点610(电阻元件R401和R402之间的耦合节点)的电压电平变成等于参考电压电路204输出的参考电压N202，即1.0V。因此，流过电阻元件R402的电流是1.0V/100k Ω = ΙΟμΑ。ΙΟμΑ电流也流过电阻元件R401 (更精确地，流过电阻元件R401的电流是通过从流过电阻元件R402的ΙΟμΑ电流加上从分压节点610提取的控制电流I cnt I获得的值，如将在下文说明)。
[0140]如果所有写入数据信号DO至D3都为“O”，则写入电路302的所有输出信号WO至W3都为“H”，且所有NMOS晶体管Q300至Q303都导通，如图5所述。在这种情况下，流过所选存储器单元MC[0，0]至MC[0，3]的写入电流1至13各为ΙΟμΑ，且因此总计为40μΑ。此时，作为流过分压电阻器R402的ΙΟμΑ电流与流过存储器单元的40μΑ电流之和的50μΑ的电流流过电流检测电路103中的PMOS晶体管Q401。
[0141]根据PMOS晶体管Q401和Q402的沟道宽度W之间的比(50:1)，ΙμΑ的电流流过与PMOS晶体管Q401构成电流镜的PMOS晶体管Q402(在公式(4)中kl = 1/50)。ΙμΑ的电流也流过与PMOS晶体管Q402串联耦合的NMOS晶体管Q405。
[0142]根据匪OS晶体管Q405和Q406的沟道宽度W之间的比(40:23)，575ηΑ的电流流过与NMOS晶体管Q405构成电流镜的NMOS晶体管Q406(公式(4)中k2 = 23/40)。因此，从分压节点610提取575nA的控制电流Icntl(参见公式(4))。
[0143]流过构成分压电路1 2的电阻元件R401的电流IR401是通过向流过电阻元件R402的电流IR402(10yA)加上控制电流Icntl(575nA)获得的值。即，10.575μΑ的电流流过电阻元件R401。因此，跨电阻元件R401的电压是10.575μΑΧ8901?Ω ? 9.4V。因此，升压电压供应电路400Α的输出节点602的电压(即写入电压VW)是10.4V，其为跨电阻元件R401的9.4V电压与跨电阻元件R402的IV电压之和。
[0144]同样在另一写入数据的情况下，升压电压供应电路400Α的输出节点602的电压(写入电压VW)可以相同流程计算。从定性观点来看，当写入电流IW增加时(即当电荷栗201的输出电流1ut增加时)，通过电流检测电路103检测的检测电流Idet增加(参见公式(I))。随着检测电流I de t的增加，从分压电路1 2中的分压节点610提取的控制电流I cnt I (即，流过NMOS晶体管Q406的电流)增加(参见公式(4))，且流过电阻元件R401的电流IR401增加(参见公式(5))。因此，在写入电流IW增加时，升压电压供应电路400A的输出节点602的电压(写入电压VW)增加。
[0145]在上述结果中，没有考虑由电荷栗201的输出阻抗造成的电压降。实际上，在写入电流IW增加时，电荷栗201的输出电压由于输出阻抗造成的电压降而降低，这抵消了通过升压电压调整单元401增加的电压的效应。因此，无论写入电流IW的幅值如何，实际写入电压VW都保持为近似恒定。
[0146]更具体地，假设电荷栗201的输出阻抗是1kQ，则在写入电流增加ΙΟμΑ时，电荷栗201的输出电压降低0.1V。因此，实际写入电压VW( S卩，升压电压供应电路400Α的输出节点602的电压)保持在1.0V的恒定值。
[0147][第二实施例的效果]
[0148]如上所述，根据第二实施例的半导体器件包括用于检测电荷栗201的输出电流1ut的电流检测电路103以及用于产生随所检测的输出电流1ut增加而增加的控制电流Icntl的控制电流产生电路105。所产生的控制电流Icntl从分压电路102的分压节点610提取。由此，无论写入电流IW如何，升压电压供应电路400A输出的写入电压VW的幅值都可保持为近似恒定。因为控制电流Icntl的幅值与写入电流IW的幅值相比可忽略，因此根据本实施例的半导体器件不会无益地增加功耗。
[0149]图11中的升压电压供应电路400A有利地具有比图6中的升压电压供应电路400更简化的构造。但是，图6中的升压电压供应电路400可有利地通过构造能修整输出电流Icnst的恒流源402而抑制制造工艺的变化。
[0150][变型例]
[0151]与第一实施例相同，即使从分压电路102中提取控制电流Icntl的节点不同于分压节点610，也能提供与上述近似相同的有利效果。此外，各个存储器单元可以是堆叠栅极存储装置或分裂栅极存储装置。
[0152]第三实施例
[0153][升压电压供应电路的构造]
[0154]图14是示出根据第三实施例的半导体器件中的升压电压供应电路500的构造的示意图。图14中的升压电压供应电路500是图6中的升压电压供应电路400的变型例。更具体地，图14中的升压电压供应电路500不同于图6中的升压电压供应电路400之处在于升压电压供应电路500还包括温度依赖电流源106，其随温度增加而增加输出电流。
[0155]参考图14，温度依赖电流源106包括恒压电路501、电阻元件R501，以及NMOS晶体管Q501、Q502。恒压电路501例如以BGR(带隙参考)电路构造，且无论电源电压和温度如何改变，都输出恒压。电阻元件R501例如由多晶硅制成并且对于温度几乎没有依赖性。电阻元件R501的一端耦合至恒压电路501的输出节点N50UNM0S晶体管Q501是二极管耦合的并耦合在电阻元件R501的另一端和接地节点GND之间。NMOS晶体管Q502耦合在恒流源402的输出节点N403和接地节点GND之间。NMOS晶体管Q501、Q502的栅极彼此耦合，且由此构成电流镜。
[0156]根据温度依赖电流源106的构造，因为匪OS晶体管Q501的阈值电压随温度增加而降低，因此温度依赖电流源106的输出电流Itdep随温度增加而增加。因为进一步从恒流源402的输出节点N403提取输出电流Itd印，因此如下重写在公式(2)中的控制电流Icntl。
[0157]Icntl=k3X (Icnst_Itdep-k2Xkl X lout) (6)
[0158]即，控制电流Icntl随温度增加而降低。
[0159]因为图14的其它构造与图6相同，因此相同或等效部分由相同参考数字表示，且将不再重复其说明。
[0160][升压电压供应电路的操作]
[0161]以下，将说明根据第三实施例的升压电压供应电路500的操作，示出为具体数值实例。在以下说明中，恒压电路501的输出节点N501的电压是2V，且恒流源402的输出电流Icnst是2μΑ。电阻元件R501的阻值是260kQ。匪03晶体管Q501和Q502的沟道宽度W之间的尺寸比(胃_0501:胃_0502)是5:1。其它数值与第一实施例相同。
[0162]图15是流过图14中的升压电压供应电路的晶体管的电流的值与温度关联的图表。图16是跨图14中的分压电路的电阻元件R401的电压以及写入电压的值与温度关联的图表。在图15和16的计算实例中，所有写入数据信号DO至D3都为“O”。此外，没有考虑电荷栗201的输出阻抗造成的电压降。
[0163]参考图14至16，如果所有写入数据信号DO至D3都为“O”，则总计40μΑ的写入电流IW流动。此时，作为流过分压电阻器R402的ΙΟμΑ电流与流过存储器单元的40μΑ电流之和的50μA的电流流过电流检测电路103中的PMOS晶体管Q401。
[0164]根据PMOS晶体管Q401和Q402的沟道宽度W之间的比(50:1)，ΙμΑ的电流流过与PMOS晶体管Q401构成电流镜的PMOS晶体管Q402(在公式(6)中kl = 1/50)。ΙμΑ的电流也流过与PMOS晶体管Q402串联耦合的NMOS晶体管Q405。
[0165]根据匪OS晶体管Q405和Q406的沟道宽度W之间的比(2:1)，500ηΑ的电流流过与NMOS晶体管Q405构成电流镜的NMOS晶体管Q406(在公式(6)中k2 = 1/2)。
[0166]假设匪OS晶体管Q501的阈值电压在25°C的温度下是0.7V且阈值电压的温度依赖性是-0.3V/100°C。在这种假设中，_40°C下的阈值电压是0.7￥+0.195￥ = 0.895￥，且125°(:下的阈值电压是0.7￥-0.3￥ = 0.4￥。因此，-40°(:下流过电阻元件1?501的电流是(2￥-0.895￥)/260k Ω =4.244。4.24六的电流也流过与电阻元件1?501串联耦合的匪03晶体管0501。可以如上相同的方式计算25 °C和125 °C温度下流过NMOS晶体管Q501的电流。以下将说明_40 °C温度下的情况。
[0167]根据NMOS晶体管Q501和Q502的沟道宽度W之间的比(5:1)，840nA的电流Itdep流过与匪OS晶体管Q501构成电流镜的NMOS晶体管Q502。因此，通过从作为流过匪OS晶体管Q407的恒流源402的输出电流Icnst的2μΑ减去流过NMOS晶体管Q406的500nA电流以及流过NMOS晶体管Q502的电流Itd印(840nA)获得660nA的电流。
[0168]根据匪OS晶体管Q407和Q408的沟道宽度W之间的比(1:1)，660nA的电流流过与NMOS晶体管Q407构成电流镜的NMOS晶体管Q408(公式(6)中k3 = I) ΑΘΟηΑ的电流也流过与NMOS晶体管Q408串联耦合的PMOS晶体管Q403。
[0169]根据PMOS晶体管Q403和Q404的沟道宽度W之间的比(1:1)，660ηΑ的电流流过与PMOS晶体管Q403构成电流镜的PMOS晶体管Q404。因此，660ηΑ的控制电流Icntl流入分压节点610(参见公式(6))。
[0170]流过构成分压电路1 2的电阻元件R401的电流IR401是通过从流过电阻元件R402的电流IR40 2 (I ΟμΑ)减去控制电流I cnt I (660ηΑ)获得的值。即，9.34μΑ的电流流过电阻元件R401。因此，跨电阻元件R401的电压是9.34μΑΧ9891?Ω ? 9.2V。因此，升压电压供应电路500的输出节点602的电压(即写入电压VW)是10.2V，其为跨电阻元件R401的9.2V电压与跨电阻元件R402的IV电压之和。
[0171]25°C和125°C的温度下的其他情况在图15和16中示出。从定性观点来看，当温度增加时，温度依赖电流源的输出电流I tdep增加，且控制电流I cnt I降低(参见公式(6))。因此，在温度增加时，升压电压供应电路500的输出节点602的电压(写入电压VW)增加。
[0172][第三实施例的效果]
[0173]在第三实施例中，流入分压电路102的分压节点610的控制电流Icntl不仅取决于写入电流IW而且取决于温度。更具体地，控制电流Icntl随写入电流IW增加而降低，且随温度增加而降低。因此，升压电压供应电路500的输出节点602的电压(写入电压VW)相对于第一实施例中所述的写入电流IW保持近似恒定值，但是随温度增加而增加。以下，将说明致使写入电压VW具有温度依赖性的原因。
[0174]图17是示出第一实施例中的写入速度、写入电压以及温度之间关系的示意图。如图17中所示，无论温度如何，写入电压都是恒定的。在这种情况下，写入速度随温度增加而降低。
[0175]图18是示出第三实施例中的写入速度、写入电压以及温度之间关系的示意图。如图18中所示，写入电压随温度增加而增加。在这种情况下，图17中所示的写入速度随温度的增加而降低可通过增加写入电压而补偿，因此无论温度如何，写入速度都可保持恒定。因此，第三实施例除了第一实施例的有利效果之外，还可提供无论温度如何变化，都能保持写入速度恒定的有利效果。
[0176][变型例]
[0177]如第一实施例，即使分压电路102中的控制电流Icntl流入的节点不同于分压节点610，也能提供与上述近似相同的有利效果。此外，各个存储器单元可以是层叠栅极存储装置或分裂栅极存储装置。
[0178]第四实施例
[0179][升压电压供应电路的构造]
[0180]图19是示出根据第四实施例的半导体器件中的升压电压供应电路500A的构造的示意图。图19中的升压电压供应电路500A是图11中的升压电压供应电路400A的变型例。更具体地，图19中的升压电压供应电路500A不同于图11中的升压电压供应电路400A之处在于升压电压供应电路500A还包括温度依赖电流源106，其输出电流随温度增加而增加。
[0181]因为温度依赖电流源106的构造与图14中相同，因此相同或等效部分由相同参考数字表示，且将不再重复其说明。在图19中，NMOS晶体管Q502耦合在NMOS晶体管Q406的漏极(节点612)以及接地节点GND之间。
[0182]公式(4)重写为
[0183]Icntl=k2Xkl X 1ut+Itdep (7)
[0184]其中I tdep是温度依赖电流源106的输出电流。即，从分压电路102的分压节点610提取的控制电流Icntl随电荷栗201的输出电流1ut(写入电流IW)的增加而增加，且随温度依赖电流源106的输出电流Itdep的增加而增加。因为温度依赖电流源106的输出电流Itdep随温度增加而增加，因此从分压节点610提取的控制电流Icntl随温度增加而增加。
[0185][升压电压供应电路的操作]
[0186]以下，将说明根据第四实施例的升压电压供应电路500A的操作，示出为具体数值实例。在以下说明中，恒压电路5 OI的输出节点N 5 OI的电压是2 V。电阻元件R 5 OI的阻值是260kΩ。匪05晶体管0501和0502的沟道宽度￥之间的尺寸比(￥_0501:胃_0502)是4:1。构成分压电路的电阻元件R401的阻值是793k Ω，且电阻元件R402的阻值是10kQ。匪OS晶体管Q405和Q406的沟道宽度W之间的尺寸比是W_Q405:W_Q406 = 40:23。与第三实施例相同，假设NMOS晶体管Q501的阈值电压在25°C的温度下是0.7V且阈值电压的温度依赖性是-0.3V/100°C。其他数值与第一实施例相同。
[0187]图20是流过图19中的升压电压供应电路中的晶体管的电流值与温度关联的图表。图21是跨图19中的分压电路的电阻元件R401的电压以及写入电压的值与温度关联的图表。在图20和21的计算实例中，所有写入数据信号DO至D3都为“O”。而且，没有考虑由电荷栗201的输出阻抗造成的电压降。
[0188]参考图19至21，如果所有写入数据信号DO至D3都为“O”，则总计40μΑ的写入电流IW流动。此时，作为流过分压电阻器R402的ΙΟμΑ电流与流过存储器单元的40μΑ电流之和的50μA的电流流过电流检测电路103中的PMOS晶体管Q401。
[0189]根据PMOS晶体管Q401和Q402的沟道宽度W之间的比(50:1)，ΙμΑ的电流流过与PMOS晶体管Q401构成电流镜的PMOS晶体管Q402(在公式(7)中kl = 1/50)。ΙμΑ的电流也流过与PMOS晶体管Q402串联耦合的NMOS晶体管Q405。
[0190]根据匪OS晶体管Q405和Q406的沟道宽度W之间的比(40:23)，575ηΑ的电流流过与NMOS晶体管Q405构成电流镜的NMOS晶体管Q406(公式(7)中k2 = 23/40)。
[0191]以下，将说明-40°C的温度下的情况。如第三实施例中所述，4.2μΑ的电流流过与电阻元件R501串联耦合的匪OS晶体管Q501。根据NMOS晶体管Q501和Q502的沟道宽度W之间的比(4:1)，1.05μΑ的电流Itdep流过与NMOS晶体管Q501构成电流镜的NMOS晶体管Q502。因此，从分压节点610提取的控制电流Icntl是1.625μΑ，其为流过NMOS晶体管Q406的575ηΑ的电流与流过NMOS晶体管Q502的1.05μΑ的电流Itd印之和(参见公式(7))。
[0192]流过构成分压电路12的电阻元件R401的电流IR401是通过将控制电流I cnt I(1.625μΑ)加上流过电阻元件R402的电流IR402(10yA)获得的值。即,11.625μΑ的电流流过电阻元件R401。因此，跨电阻元件R401的电压是11.625μΑΧ7931?Ω ? 9.2V。因此，升压电压供应电路500Α的输出节点602的电压(即写入电压VW)是10.2V，其为跨电阻元件R401的9.2V电压与跨电阻元件R402的IV电压之和。
[0193]25°C和125°C的温度下的其他情况在图20和21中示出。从定性观点来看，当温度增加时，温度依赖电流源的输出电流I tdep增加，且控制电流I cnt I增加(参见公式(7))。因此，在温度增加时，升压电压供应电路500A的输出节点602的电压(写入电压VW)增加。
[0194][第四实施例的效果]
[0195]在第四实施例中，从分压电路102的分压节点610提取的控制电流Icntl不仅取决于写入电流IW而且取决于温度。即，控制电流Icntl随写入电流IW增加而增加，且随温度增加而增加。因此，升压电压供应电路500A的输出节点602的电压(写入电压VW)相对于第二实施例中所述的写入电流IW保持近似恒定值，但是随温度增加而增加。因此，通过使写入电压VW具有温度依赖性，能提供如第三实施例中所述的无论温度如何变化都能提供保持写入速度恒定的有利效果。
[0196][变型例]
[0197]如第二实施例，即使分压电路102中提取控制电流Icntl的节点不同于分压节点610，也能提供与上述近似相同的有利效果。此外，各个存储器单元可以是层叠栅极存储装置或分裂栅极存储装置。
[0198]虽然已经根据所述实施例具体说明了本发明人提出的本发明，但是本发明不限于此。毋容质疑的是在不脱离本发明精神和范围的情况下可进行各种改变和变型。
【主权项】
1.一种半导体器件，包括: 存储器阵列，在所述存储器阵列中，电可重写存储器单元布置成矩阵；以及升压电压供应电路，所述升压电压供应电路用于在数据写入期间，将升压电压供应至所述存储器阵列，以使写入电流通过经历写入的多个存储器单元， 所述升压电压供应电路包括: 电荷栗，所述电荷栗用于产生所述升压电压； 振荡电路，所述振荡电路用于产生用于驱动所述电荷栗的时钟信号； 分压电路，所述分压电路用于输出所述升压电压的分压电压； 比较器，所述比较器用于将所述分压电压与参考电压比较，并且基于比较结果执行所述振荡电路的开启-关闭控制； 电流检测电路，所述电流检测电路用于检测所述电荷栗的输出电流；以及控制电流产生电路，所述控制电流产生电路用于产生具有根据检测到的输出电流的幅值的控制电流， 其中，所述控制电流产生电路被构造为将产生的控制电流馈送进入任意的耦合节点或从所述任意的耦合节点提取产生的控制电流，所述任意的耦合节点在构成所述分压电路的多个串联耦合的电阻元件之间。2.根据权利要求1所述的半导体器件， 其中，所述控制电流产生电路被构造为从所述分压电路的所述耦合节点提取所述控制电流，并且 其中，随着通过所述电流检测电路检测到的输出电流增加，所述控制电流产生电路增加产生的所述控制电流。3.根据权利要求2所述的半导体器件， 其中，所述电流检测电路通过采用电流镜来产生与所述电荷栗的输出电流成比例的检测电流， 其中，所述分压电路包括: 第一电阻元件，所述第一电阻元件耦合在所述电荷栗的输出节点与所述分压电路的所述耦合节点之间；以及 第二电阻元件，所述第二电阻元件耦合在所述分压电路的所述耦合节点与接地节点之间，并且 其中，所述控制电流产生电路包括与所述第二电阻元件并联耦合的第一晶体管，并且被构造为通过采用电流镜来使作为所述控制电流的、与所述电流检测电路的所述检测电流相等或成比例的电流通过所述第一晶体管。4.根据权利要求2所述的半导体器件，其中，所述控制电流产生电路随着温度增加而增加产生的所述控制电流。5.根据权利要求3所述的半导体器件， 其中，所述控制电流产生电路进一步包括与所述第一晶体管以及与所述第二电阻元件并联耦合的第二晶体管， 其中，所述升压电压供应电路进一步包括温度依赖电流源，所述温度依赖电流源随温度增加而增加输出电流，并且 其中，所述温度依赖电流源被构造为通过采用电流镜来使作为所述控制电流的一部分的、与所述温度依赖电流源的输出电流相等或成比例的电流通过所述第二晶体管。6.根据权利要求1所述的半导体器件， 其中，所述控制电流产生电路被构造为将所述控制电流馈送进入所述分压电路的所述耦合节点，并且 其中，所述控制电流产生电路随着通过所述电流检测电路检测到的输出电流增加而降低产生的所述控制电流。7.根据权利要求6所述的半导体器件， 其中，所述电流检测电路通过采用电流镜来产生与所述电荷栗的输出电流成比例的检测电流， 其中，所述分压电路包括: 第一电阻元件，所述第一电阻元件耦合在所述电荷栗的输出节点与所述耦合节点之间；以及 第二电阻元件，所述第二电阻元件耦合在所述耦合节点与接地节点之间， 其中，所述控制电流产生电路包括: 第一晶体管，所述第一晶体管与所述第一电阻元件并联耦合； 恒流源； 第二晶体管，所述第二晶体管耦合在所述恒流源的输出节点与所述接地节点之间；以及 第三晶体管，所述第三晶体管与所述第二晶体管并联耦合，并且其中，所述控制电流产生电路被构造为通过采用电流镜来使与所述电流检测电路的所述检测电流相等或成比例的电流通过所述第二晶体管，并且使作为所述控制电流的、与流过所述第三晶体管的电流相等或成比例的电流通过所述第一晶体管。8.根据权利要求6所述的半导体器件，其中，所述控制电流产生电路随温度增加而降低产生的所述控制电流。9.根据权利要求7所述的半导体器件， 其中，所述控制电流产生电路进一步包括与所述第二晶体管和所述第三晶体管并联耦合的第四晶体管， 其中，所述升压电压供应电路进一步包括温度依赖电流源，所述温度依赖电流源随温度增加而增加输出电流，并且 其中，所述温度依赖电流源被构造为通过采用电流镜来使作为所述控制电流的一部分的、与所述温度依赖电流源的输出电流相等或成比例的电流通过所述第四晶体管。10.一种半导体器件，包括: 存储器阵列，在所述存储器阵列中，电可重写存储器单元布置成矩阵；以及升压电压供应电路，所述升压电压供应电路在数据写入期间，将升压电压供应至所述存储器阵列，以使写入电流通过经历写入的多个存储器单元， 所述升压电压供应电路包括: 电荷栗，所述电荷栗用于产生所述升压电压； 振荡电路，所述振荡电路用于产生用于驱动所述电荷栗的时钟信号；以及 分压电路，所述分压电路用于从分压节点输出所述升压电压的分压电压， 所述分压电路包括: 第一电阻元件，所述第一电阻元件耦合在所述电荷栗的输出节点与所述分压节点之间；以及 第二电阻元件，所述第二电阻元件耦合在所述分压节点与接地节点之间， 所述升压电压供应电路进一步包括: 比较器，所述比较器用于将所述分压电压与参考电压比较，并且基于比较结果执行所述振荡电路的开启-关闭控制； 电流检测电路，所述电流检测电路用于通过采用电流镜来产生与所述电荷栗的输出电流成比例的检测电流；以及 控制电流产生电路，所述控制电流产生电路用于产生控制电流， 所述控制电流产生电路包括与所述第二电阻元件并联耦合的第一晶体管， 其中，所述控制电流产生电路被构造为通过采用电流镜来使作为所述控制电流的、与所述检测电流相等或成比例的电流通过所述第一晶体管。11.一种半导体器件，包括: 存储器阵列，在所述存储器阵列中，电可重写存储器单元布置成矩阵；以及升压电压供应电路，所述升压电压供应电路在数据写入期间，将升压电压供应至所述存储器阵列，以使写入电流通过经历写入的多个存储器单元， 所述升压电压供应电路包括: 电荷栗，所述电荷栗用于产生所述升压电压； 振荡电路，所述振荡电路用于产生用于驱动所述电荷栗的时钟信号；以及 分压电路，所述分压电路用于从分压节点输出所述升压电压的分压电压， 所述分压电路包括: 第一电阻元件，所述第一电阻元件耦合在所述电荷栗的输出节点与所述分压节点之间；以及 第二电阻元件，所述第二电阻元件耦合在所述分压节点与接地节点之间， 所述升压电压供应电路进一步包括: 比较器，所述比较器用于将所述分压电压与参考电压比较，并且基于比较结果执行所述振荡电路的开启-关闭控制； 电流检测电路，所述电流检测电路用于通过采用电流镜来产生与所述电荷栗的输出电流成比例的检测电流；以及 控制电流产生电路，所述控制电流产生电路用于产生控制电流， 所述控制电流产生电路包括: 第一晶体管，所述第一晶体管与所述第一电阻元件并联耦合； 恒流源； 第二晶体管，所述第二晶体管耦合在所述恒流源的输出节点与所述接地节点之间；以及 第三晶体管，所述第三晶体管与所述第二晶体管并联耦合， 其中，所述控制电流产生电路被构造为通过采用电流镜来使与所述电流检测电路的所述检测电流相等或成比例的电流通过所述第二晶体管，并且使作为所述控制电流的、与流过所述第三晶体管的电流相等或成比例的电流通过所述第一晶体管。
【文档编号】G11C16/30GK105931669SQ201610034578
【公开日】2016年9月7日
【申请日】2016年1月19日
【发明人】加藤明, 加藤一明
【申请人】瑞萨电子株式会社