半导体元件的制作方法

半导体元件的制作方法
【专利摘要】实施方式提供一种抑制了漏电流的半导体元件。该半导体元件具备：半导体基板；半导体层，设于半导体基板的上方，具有：第一区域，具有第一部分和第二部分，该第二部分在相对于半导体基板和半导体层的层叠方向垂直的第一方向上与第一部分排列；第二区域，设于第一部分的表面，具有第一导电型；第三区域，在第一部分的表面设于第二部分与第二区域之间，与第二部分及第二区域分离，具有第二导电型；第四区域，在第一部分的表面设于第二部分与第三区域之间，与第二部分邻接，具有第一导电型；以及第五区域，设于第四区域的表面，具有第二导电型；第一电极，在半导体层上设于第五区域与第二部分之间；以及第一绝缘膜，设于半导体层与第一电极之间。
【专利说明】半导体元件
[0001]相关申请的引用
[0002]本申请以2014年9月12日提出申请的日本国专利申请第2014 — 187114号的优先权的利益为基础，并且要求其利益，在此通过引用包含其内容整体。
技术领域
[0003]本实施方式一般来说涉及一种半导体元件。
【背景技术】
[0004]在半导体元件中，流经元件部的电流的一部分有时会向元件部的外侧漏出。这种电流例如被称作漏电流。漏电流成为致使半导体元件的消耗电力增加的主要原因。另外，在半导体基板上设有多个元件部的情况下，漏电流流入邻接的其他元件部，成为其他元件部的误操作或流入其他元件部的信号的噪声的主要原因。因此，在半导体元件中，期望抑制漏电流。

【发明内容】

[0005]实施方式提供一种抑制了漏电流的半导体元件。
[0006]实施方式提供一种半导体元件，该半导体元件具备:
[0007]半导体基板；
[0008]半导体层，设于所述半导体基板的上方，该半导体层具有:第一区域，具有第一部分和第二部分，该第二部分在相对于所述半导体基板和所述半导体层的层叠方向垂直的第一方向上与所述第一部分排列；第二区域，设于所述第一部分的表面，并具有第一导电型；第三区域，在所述第一部分的表面设于所述第二部分与所述第二区域之间，与所述第二部分及所述第二区域分离，并具有第二导电型；第四区域，在所述第一部分的表面设于所述第二部分与所述第三区域之间，与所述第二部分邻接，并具有所述第一导电型；以及第五区域，设于所述第四区域的表面，并具有所述第二导电型；
[0009]第一电极，在所述半导体层上设于所述第五区域与所述第二部分之间；以及
[0010]第一绝缘膜，设于所述半导体层与所述第一电极之间。
[0011]另外，实施方式提供一种半导体元件，该半导体元件具备:
[0012]半导体基板；
[0013]半导体层，设于所述半导体基板的上方，该半导体层具有:第一区域，具有第一部分和第二部分，该第二部分在相对于所述半导体基板和所述半导体层的层叠方向垂直的第一方向上与所述第一部分排列；第二区域，设于所述第一部分的表面，并具有第一导电型；第三区域，在所述第一部分的表面设于所述第二部分与所述第二区域之间，与所述第二部分邻接，并具有第二导电型；源极区域，设于所述第二区域的表面，并具有所述第二导电型；漏极区域，设于所述第三区域的表面，并具有所述第二导电型；以及绝缘部，在所述第三区域的表面，与所述漏极区域邻接地设于所述源极区域与所述漏极区域之间；
[0014]控制电极，在所述半导体层上，跨越所述源极区域与所述绝缘部之间而形成；
[0015]控制绝缘膜，形成于所述控制电极与所述半导体层之间；
[0016]第一电极，在所述半导体层上设于所述漏极区域与所述第二部分之间；以及
[0017]第一绝缘膜，设于所述半导体层与所述第一电极之间。
[0018]另外，实施方式提供一种半导体元件，该半导体元件具备:
[0019]半导体基板；
[0020]第一导电型的第一区域，设于所述半导体基板的上方，具有第一部分和第二部分，该第二部分在相对于所述半导体基板和所述半导体层的层叠方向垂直的第一方向上与所述第一部分排列；
[0021]与所述第一导电型不同的第二导电型的第二区域，设于所述第一部分的表面；
[0022]所述第二导电型的第三区域，在所述第一部分的表面设于所述第二部分与所述第二区域之间，与所述第二区域分离并与所述第二部分邻接地配置；
[0023]控制绝缘膜，设于所述第二区域与所述第三区域之间的所述第一部分的上方；
[0024]控制电极，设于所述控制绝缘膜的上方；
[0025]第一绝缘膜，在所述第二部分的上方与所述第三区域邻接地设置；以及
[0026]第一电极，跨越所述第三区域与所述第一绝缘膜之间地设于所述第二部分的上方。
[0027]根据本实施方式，能够提供一种抑制了漏电流的半导体元件。
【附图说明】
[0028]图1的(a)以及图1的(b)是表示第一实施方式的半导体元件的一部分的示意图。
[0029]图2的(a)以及图2的(b)是表示第一实施方式的变形例的示意性剖视图。
[0030]图3的(a)以及图3的(b)是表示第一实施方式的半导体元件的特性的一个例子的图表。
[0031]图4是表不第一实施方式的变形例的不意性剖视图。
[0032]图5的(a)以及图5的(b)是表示第二实施方式的半导体元件的一部分的示意图。
[0033]图6是表示第二实施方式的变形例的示意性剖视图。
[0034]图7的(a)以及图7的(b)是表示第二实施方式的变形例的示意图。
[0035]图8的(a)以及图8的(b)是表示第三实施方式的半导体元件的一部分的示意图。
[0036]图9的(a)以及图9的(b)是表示第三实施方式的变形例的示意图。
[0037]图10是表示第四实施方式的半导体元件的一部分的示意性俯视图。
[0038]附图标记说明
[0039]10、60、70、80、100、120、130、140、160、180."半导体元件，11 …半导体基板，12 …半导体层，12d…兀件部，14…外缘电极(第一电极)，15…绝缘膜(第一绝缘膜)，20...埋入层，21、22…元件分离部，30...ρ层，31...第一阴极区域，32...第二阴极区域，34...阳极区域，35、36吣元件分离部，40."绝缘层、41、42、44、46、113、114、115、147、148吣金属布线，62...中间电极(第二电极)，63…第三阴极区域，64、65…金属布线，66...绝缘膜(第二绝缘膜)，72...中间电极，74...杂质区域，75、76…金属布线，102…ρ夕卜延层，104…源极区域，106...漏极区域，108...栅极电极，110...栅极绝缘膜，112...η区域，132、134...η区域，141...ρ外延层，142…ρ讲区域，143…n+区域，144…η +区域，145…栅极电极，146…栅极绝缘膜，151、152、
153…η区域，161…η讲区域，162…ρ+区域，163…ρ +区域，164、165、166…ρ区域。
【具体实施方式】
[0040] 根据本发明的实施方式，提供一种半导体元件，该半导体元件具备半导体基板、半导体层、第一绝缘膜以及第一电极。所述半导体层设于所述半导体基板的上方。所述半导体层具有第一区域、第二区域、第三区域、第四区域以及第五区域。所述第一区域具有第一部分和第二部分，该第二部分在相对于所述半导体基板和所述半导体层的层叠方向垂直的第一方向上与所述第一部分排列。所述第二区域设于所述第一部分的表面，具有第一导电型。所述第三区域在所述第一部分的表面设于所述第二部分与所述第二区域之间，与所述第二部分以及所述第二区域分离，并具有第二导电型。所述第四区域在所述第一部分的表面设于所述第二部分与所述第三区域之间，与所述第二部分邻接，并具有所述第一导电型。所述第五区域设于所述第四区域的表面，并具有所述第二导电型。所述第一电极在所述半导体层上设于所述第五区域与所述第二部分之间。所述第一绝缘膜设于所述半导体层与所述第一电极之间。
[0041 ] 以下，一边参照附图一边对各实施方式进行说明。
[0042]此外，附图是示意性或者概念性的，各部分的厚度与宽度之间的关系、部分之间的大小的比例等不一定与现实相同。另外，即使在表示相同的部分的情况下，有时也通过附图将彼此的尺寸、比例表示为不同。
[0043]此外，在本申请说明书与各图中，关于已出现过的附图，对与之前描述的部分相同的要素标注相同的附图标记并适当地省略详细的说明。
[0044](第一实施方式)
[0045]图1的(a)以及图1的(b)是表示第一实施方式的半导体元件的一部分的示意图。
[0046]图1的(a)是半导体元件10的示意性俯视图。图1的(b)是半导体元件10的示意性剖视图。图1的(b)示意性地表示图1的(a)的Al - A2线剖面。
[0047]如图1的(a)以及图1的(b)所示，半导体元件10具备半导体基板11、半导体层
12、外缘电极14 (第一电极)以及绝缘膜15 (第一绝缘膜)。
[0048]半导体基板11是ρ型。半导体基板11例如是P型的娃基板。半导体层12设于半导体基板11的上方。半导体层12是ρ型。半导体层12是ρ型的外延层。半导体层12也可以是P型的阱层。半导体基板11以及半导体层12也可以是η型。S卩，半导体层12也可以是η型的外延层或者η型的阱层。这里，将半导体基板11与半导体层12的层叠方向设为Z轴方向。将相对于Z轴方向垂直的一个方向设为X轴方向。将相对于Z轴方向以及X轴方向垂直的方向设为Y轴方向。
[0049]半导体元件10还具备埋入层20和元件分离部21、22。埋入层20设于半导体基板11与半导体层12之间。埋入层20是η型。埋入层20是所谓的NBL(N+— type buriedlayer, N+型埋层)。
[0050]元件分离部21设于埋入层20的上方。元件分离部21沿着埋入层20的外缘。元件分离部21是η型。元件分离部21例如通过离子注入与扩散处理而形成。元件分离部21是所谓的NISO (N-1solat1n, N型隔离)。元件分离部21例如也可以是DTI (Deep TrenchIsolat1n，深沟槽隔离)。
[0051]元件分离部22设于元件分离部21的上方。在元件分离部22中例如使用氧化硅膜等绝缘材料。元件分离部22是所谓的STI (Shallow Trench Isolat1n，浅沟槽隔离)。
[0052]元件分离部21、22形成为沿着埋入层20的外缘的环状。元件分离部21、22以Z轴方向为轴绕轴包围半导体层12的一部分。由此，在半导体层12中设有被埋入层20以及各元件分离部21、22包围的岛部12a。埋入层20以及元件分离部21通过与半导体层12之间的pn结的反向偏压而抑制来自岛部12a的漏电流。在半导体基板11以及半导体层12是η型的情况下，埋入层20以及元件分离部21是ρ型。S卩，埋入层20的导电型以及元件分离部21的导电型不同于半导体层12的导电型。在该例子中，将元件分离部21、22以及岛部12a投影到X — Y平面的平面形状(沿Z轴方向观察的形状)是四边形状。元件分离部21、22以及岛部12a的平面形状并不限定于此，也可以是圆形状、或者其他多边形状等。在本申请说明书中，“环状”除了包含平面形状是圆形状的情况之外，也包含平面形状是多边形状的情况。
[0053]元件分离部21、22也可以不必包围半导体层12的一部分。元件分离部21、22的一部分也可以间断。例如，也可以将多个元件分离部21、22沿埋入层20的外缘配置成环状。此外，埋入层20、元件分离部21、22是根据需要而设置的，能够被省略。
[0054]岛部12a作为二极管发挥功能。S卩，在该例子中，半导体元件10是二极管。
[0055]岛部12a具有ρ层30 (第一区域)、第一阴极区域31、第二阴极区域32、以及阳极区域34。ρ层30是ρ型的外延层。阴极区域的数量以及阳极区域的数量并不限定于上述，也可以是任意的数量。
[0056]ρ层30具有第一部分30a和第二部分30b。第二部分30b在相对于Z轴方向垂直的方向上与第一部分30a排列。第二部分30b例如在X轴方向上与第一部分30a排列。第二部分30b的排列方向是与Z轴方向垂直的任意的方向即可。在设有元件分离部21的情况下，第二部分30b是第一部分30a与兀件分尚部21之间的部分。第二部分30b以Z轴方向为轴绕轴包围第一部分30a。第二部分30b是包围第一部分30a的环状。第二部分30b也可以不必是环状。
[0057]第一阴极区域31设于ρ层30的第一部分30a的表面(上表面)。第一阴极区域31是沿Y轴方向延伸的线状。第一阴极区域31具有η区域31a和设于η区域31a的上方的n+区域31b。η +区域31b所包含的η型的杂质的浓度比η区域31a所包含的η型的杂质的浓度高。
[0058]阳极区域34在第一部分30a的表面设于第一阴极区域31与第二部分30b之间。阳极区域34在X轴方向上与第一阴极区域31排列。阳极区域34形成为以Z轴方向为轴绕轴包围第一阴极区域31的环状。
[0059]阳极区域34具有ρ区域34a和设于ρ区域34a的上方的P+区域34b。ρ +区域34b所包含的P型的杂质的浓度比P区域34a所包含的P型的杂质的浓度高。
[0060]第二阴极区域32设于第一部分30a的表面上的阳极区域34与第二部分30b之间。第二阴极区域32与第二部分30b邻接。第二阴极区域32在X轴方向上与阳极区域34排列。第二阴极区域32形成为以Z轴方向为轴绕轴周包围阳极区域34的环状。第一阴极区域31、第二阴极区域32以及阳极区域34的排列的方向并不限定于X轴方向，只要是相对于Z轴方向垂直的任意的方向即可。
[0061]第二阴极区域32具有η区域32a和设于η区域32a的上方的n+区域32b。η +区域32b所包含的η型的杂质的浓度比η区域32a所包含的η型的杂质的浓度高。
[0062]在岛部12a中，第二阴极区域32以及阳极区域34形成为环状。因此，在岛部12a中，在Al — A2线剖面中，一对阳极区域34设于一对第二阴极区域32之间，第一阴极区域31设于一对阳极区域34之间。
[0063]在第一阴极区域31与阳极区域34之间设有元件分离部35。在阳极区域34与第二阴极区域32之间设有元件分离部36。元件分离部35形成为包围第一阴极区域31的环状。元件分离部36形成为包围阳极区域34的环状。元件分离部35、36是所谓的STI。此夕卜，元件分离部22、35、36也可以是LOCOS (硅的局部氧化)等的其他构造。
[0064]另外，在岛部12a中，在第一阴极区域31与阳极区域34之间、以及阳极区域34与第二阴极区域32之间延伸设置有ρ层30。由此，通过第一阴极区域31与ρ层30之间的pn结、以及第二阴极区域32与ρ层30之间的pn结形成二极管。
[0065]第二阴极区域32还具有p+区域32c和ρ区域32d。ρ +区域32c设于η +区域32b与第二部分30b之间。ρ区域32d设于p+区域32c与第二部分30b之间。ρ +区域32c所包含的P型的杂质的浓度比P区域32d所包含的ρ型的杂质的浓度高。另外，η区域32a具有在P区域32d与第二部分30b之间延伸设置的延伸部。
[0066]在该例子中，第一阴极区域31是设于第一部分30a的表面的第二区域。阳极区域34是第三区域。阳极区域34设于第一部分30a的表面上的第二部分30b与第一阴极区域31之间，并与第二部分30b以及第一阴极区域31分离。第二阴极区域32是第四区域。第二阴极区域32设于第一部分30a的表面上的第二部分30b与阳极区域34之间，并与第二部分30b邻接。而且，p+区域32c是第五区域。
[0067]绝缘膜15设于半导体层12上。外缘电极14形成于绝缘膜15上，并配置在第二阴极区域32的上方以及第二部分30b的上方。更详细地说，外缘电极14配置在η区域32a的延伸部的上方。外缘电极14在半导体层12上至少设于p+区域32c与第二部分30b之间。外缘电极14在半导体层12上跨越p+区域32c与元件分离部22之间地设置。在实施例中，外缘电极14的X轴方向的端部14a位于元件分离部22的上方，但并不限定于此。例如，端部14a也可以在第二部分30b上。外缘电极14形成为沿着p+区域32c的外缘的环状。外缘电极14也可以不必是环状。例如，也可以沿P+区域32c的外缘设有多个外缘电极14。
[0068]在半导体层12的上方设有绝缘层40。在绝缘层40的上方设有金属布线41、42、44,46ο此外，在图1的(a)中，为了方便而省略了绝缘层40以及各金属布线41、42、44、46等的图不。
[0069]金属布线41经由柱(pillar)以及接触金属41a而与第一阴极区域31电连接。连接于金属布线41的接触金属41a与n+区域31b欧姆接触。
[0070]金属布线42经由柱以及接触金属42a (导电部)而与第二阴极区域32电连接。连接于金属布线42的接触金属42a与n+区域32b以及ρ +区域32c欧姆接触。
[0071]金属布线44经由柱以及接触金属44a(导电部)而与阳极区域34电连接。连接于金属布线44的接触金属44a与p+区域34b欧姆接触。
[0072]金属布线46经由柱以及接触金属而与外缘电极14电连接。另外，外缘电极14经由金属布线46或省略了图示的布线等而与金属布线41、42电连接。外缘电极14与第一阴极区域31及第二阴极区域32电连接。换言之，外缘电极14的电位与阴极电极(例如，金属布线41、42)的电位实质上相同。外缘电极14的电位也可以与阴极电极的电位不同。
[0073]第二部分30b所包含的ρ型的杂质的浓度比P+区域32c所包含的ρ型的杂质的浓度低。第二部分30b所包含的ρ型的杂质的浓度比ρ区域32d所包含的ρ型的杂质的浓度低。另外，第二部分30b所包含的η型的杂质的浓度比第二阴极区域32所包含的η型的杂质的浓度低。即，第二部分30b所包含的杂质的浓度比第二阴极区域32所包含的杂质的浓度低。
[0074]在该例子中，使第一区域为ρ层30，使第二区域为第一阴极区域31，使第三区域为阳极区域34，使第四区域为第二阴极区域32，使第五区域为p+区域32c。第二以及第四区域是第一导电型，第三以及第五区域是第二导电型。在实施方式中，第一导电型是η型，第二导电型是P型，它们的关系也可以相反。
[0075]在半导体元件10中，在ρ+区域32c与ρ层30之间设有η区域32a。而且，在p+区域32c与ρ层30之间的η区域32a的上方隔着绝缘膜15设有外缘电极14。另外，在半导体元件10中，在第二部分30b的上方不存在与半导体层12欧姆接触的电极。由此，在半导体元件10中，在第一部分30a上的二极管等有源元件与第二部分30b之间形成有与ρ沟道型的M0S(Metal Oxide Semiconductor，金属氧化物半导体)构造相似的构造。此外，所谓“电极”是经由布线等而与外部的设备电连接的导电性的构件。“电极”也可以是处于电浮置的状态的导电性的构件。“欧姆接触的电极”例如也包含接触金属等。
[0076]例如，在对各阴极区域31、32与阳极区域34之间施加电压、使半导体元件10作为二极管发挥功能的状态下，将外缘电极14的电位设定为与各阴极区域31、32实质上相同的电位。由此，在外缘电极14的下方的η区域32a的表面形成沟道CH。
[0077]在半导体元件10中，漏到第二部分30b的空穴(载流子)能够经由沟道CH、ρ区域32d以及p+区域32c而返回到第一部分30a。这是因为，外缘电极14、ρ +区域32c、ρ区域32d以及η区域32a形成为与MOSFET (金属氧化物半导体场效应晶体管)构造相似的结构。详细地说，外缘电极14作为栅极电极、p+区域32c以及ρ区域32d作为漏极、η区域32a作为沟道区域那样地发挥功能。p+区域32c以及ρ区域32d构成所谓的LDD (LightlyDoped Drain，轻掺杂漏)。ρ区域32d是根据需要而设置的，也能够被省略。LDD的结构并非必须。
[0078]假设将外缘电极14的构造视为MOS晶体管的栅极，能够考虑将第二阴极区域32中的外缘电极14的下方的表面部分视为沟道CH、将p+区域32c视为漏极、将阳极区域34视为源极这样的PchMOS晶体管。该晶体管存在于与阳极?阴极间流经电流的基本元件动作部分不同的位置，应被称作所谓的寄生元件。但是，通常，关于MOS晶体管，在从晶圆平面观察时，栅极以及沟道通常位于源极与漏极之间，可知本构造与此不同。即，栅极并非存在于漏极与源极的中间位置，而是形成从栅极经由深部而与源极电连接的构造，与一般的MOS晶体管的构造大为不同。因此，并不将该构造定义为MOS晶体管，而是考虑成与MOS晶体管类似的构造。
[0079]外缘电极14在η区域32a的表面形成沟道CH。因此，在该例子中，外缘电极14只要至少设于P+区域32c与P层30之间的η区域32a的上方即可。外缘电极14的端部14a例如也可以位于第二部分30b的上方。
[0080]在半导体元件中，例如在半导体基板上排列设有多个元件部。若从元件部泄漏的电流流入邻接的其他元件部，贝1J成为其他元件部的误操作等的主要原因。在该例子中，元件部例如是被第二阴极区域32包围的部分。元件部实质上与第一部分30a相同。
[0081]在本实施方式的半导体元件10中设有外缘电极14，能够使从第一部分30a泄漏到第二部分30b的电流(载流子)返回到第一部分30a。因此，在半导体元件10中，能够抑制漏电流。例如，即使在排列设有多个元件部的情况下，也能够抑制各元件部中的误操作。进而，通过抑制漏电流，也能够抑制消耗电力。例如，将外缘电极14形成为作为第一部分30a而沿着与第二部分30b之间的交界的环状。由此，能够减少电流的泄漏路径，进一步抑制漏电流。
[0082]另外，在半导体元件中，通过用埋入层(NBL)以及元件分离部(NISO)设置岛部并在岛部内设置元件部，也能够抑制漏电流。在NISO的形成过程中使用了离子注入与扩散处理。因此，在NISO中，有时杂质的浓度并未充分地高，或者局部存在浓度较低的部分。在该情况下，存在来自岛部的漏电流变大的可能性。例如，在将NISO视为寄生双极型晶体管的情况下，NISO的杂质浓度较低的部分的直流电流放大率hFE比杂质浓度较高的部分高。因此，流入相对较大的电流，成为漏电流。另外，在NISO的电位未能固定的情况下，ρ型的岛部的电位受到影响而成为寄生双极型晶体管容易动作的状态。这也成为增大漏电流的原因。另外，在岛部的电位比P型的半导体基板的电位高的情况下，也会成为寄生双极型晶体管容易动作的状态。
[0083]在本实施方式的半导体元件10中，利用埋入层20以及元件分离部21形成岛部12a。由此，例如与未形成岛部12a的情况相比，能够进一步抑制漏电流。另外，即使在元件分离部21的一部分存在浓度较低的部分的情况，也能够抑制元件分离部21作为双极型晶体管而动作。
[0084]现状是，为了抑制漏电流，需要加长元件部与元件分离部之间的距离，或者加宽元件分离部的宽度。在本实施方式的半导体元件10中，与未设有外缘电极14的情况相比，即使缩短元件部与元件分离部21之间的距离也能够抑制漏电流。能够缩窄元件分离部21的X轴方向的宽度。在半导体元件10中，例如与未设有外缘电极14的情况相比，存在抑制漏电流的同时使元件尺寸变小的可能性。
[0085]图2的(a)以及图2的(b)是表示第一实施方式的变形例的示意性剖视图。
[0086]如图2的(a)所示，半导体元件60还具备中间电极62。另外，半导体元件60的半导体层12还具有杂质区域63。此外，对在功能?结构方面与上述实施方式实质相同的部分标注相同附图标记并省略详细的说明。
[0087]杂质区域63设于第二部分30b的表面。杂质区域63在X轴方向上与第二阴极区域32排列。杂质区域63形成为以Z轴方向为轴绕轴包围第二阴极区域32的环状。在该例子中，元件部也是被第二阴极区域32包围的部分。
[0088]杂质区域63具有η区域63a、p+区域63b、p区域63c、以及ρ区域63d。η区域63a设于P层30的表面。P+区域63b设于η区域63a的表面。ρ区域63c设于ρ +区域63b与第二阴极区域32之间。ρ区域63d设于p+区域63b与元件分离部22之间。
[0089]另外，在杂质区域63中，在ρ区域63c与第二阴极区域32之间延伸设置有η区域63a。在ρ区域63d与元件分离部22之间延伸设置有η区域63a。
[0090]p+区域63b所包含的ρ型的杂质的浓度比P区域63c所包含的ρ型的杂质的浓度高。P+区域63b所包含的ρ型的杂质的浓度比ρ区域63d所包含的ρ型的杂质的浓度高。此外，P区域63c、63d的结构并非必须。另外，第二部分30b所包含的ρ型的杂质的浓度的最大值比杂质区域63所包含的ρ型的杂质的浓度的最大值低。
[0091]在半导体元件60中，使外缘电极14的一端位于杂质区域63，且该外缘电极14在半导体层12上沿X轴方向与中间电极62排列设置。
[0092]中间电极62设于p+区域32c与杂质区域63之间。中间电极62跨越第二阴极区域32的上方以及杂质区域63的上方地设置。中间电极62配置在ρ区域32d与杂质区域63之间的η区域32a的上方。中间电极62配置在ρ区域63c与第二阴极区域32之间的η区域63a的上方。在中间电极62与半导体层12之间设有绝缘膜66。该绝缘膜66例如也可以与绝缘膜15 —体化。换言之，绝缘膜15也可以在中间电极62与半导体层12之间延伸设置。
[0093]在该例子中，杂质区域63是第一杂质区域。P+区域63b是第二杂质区域。中间电极62是第一电极。外缘电极14是第二电极。
[0094]在绝缘层40的上方还设有金属布线64、65。金属布线64经由柱以及接触金属而与中间电极62电连接。中间电极62经由金属布线46、64等而与外缘电极14电连接。中间电极62的电位与外缘电极14的电位实质上相同。中间电极62的电位也可以与外缘电极14的电位不同。
[0095]金属布线65经由柱以及接触金属65a而与杂质区域63电连接。连接于金属布线65的接触金属65a与p+区域63b欧姆接触。第二阴极区域32经由金属布线42、65等而与杂质区域63电连接。
[0096]在半导体元件60中，例如在对各阴极区域31、32与阳极区域34之间施加电压、使半导体元件60作为二极管发挥功能的状态下，将外缘电极14的电位以及中间电极62的电位设定为与各阴极区域31、32实质上相同的电位。由此，在半导体元件60中，在外缘电极14的下方的η区域63a的表面、中间电极62的下方的η区域63a的表面、以及中间电极62的下方的η区域32a的表面这三个位置形成沟道CH。
[0097]这样，在第一部分30a的外缘附近形成多个沟道CH。由此，与沟道CH为一个的情况相比，能够进一步抑制漏电流。
[0098]如图2的(b)所示，半导体元件70还具备中间电极72。另外，半导体元件70的半导体层12还具有杂质区域74。
[0099]杂质区域74设于第二部分30b的表面，并在X轴方向上与杂质区域63排列。杂质区域74设于杂质区域63与元件分离部22之间。杂质区域74具有η区域74a、p+区域74b、ρ区域74c、以及ρ区域74d。杂质区域74与杂质区域63相同，故省略详细的说明。
[0100]在半导体元件70中，外缘电极14配置于杂质区域74的上方以及第二部分30b的上方。外缘电极14配置于ρ区域74d与ρ层30之间的η区域74a的上方。
[0101]中间电极72跨越杂质区域63的上方以及杂质区域74的上方地设置。中间电极72配置于ρ区域63d与杂质区域74之间的η区域63a的上方。中间电极72配置于ρ区域74c与杂质区域63之间的η区域74a的上方。在中间电极72与半导体层12之间设有绝缘膜。该绝缘膜例如也可以与绝缘膜15 —体化。换言之，绝缘膜15也可以在中间电极72与半导体层12之间延伸设置。
[0102]在绝缘层40的上方还设有金属布线75、76。金属布线75经由柱以及接触金属而与中间电极72电连接。中间电极72经由金属布线46、75等而与外缘电极14电连接。中间电极72的电位与外缘电极14的电位实质上相同。中间电极72的电位也可以与外缘电极14的电位不同。
[0103]金属布线76经由柱以及接触金属而与杂质区域74电连接。连接于金属布线76的接触金属与P+区域74b欧姆接触。第二阴极区域32经由金属布线42、76等而与杂质区域74电连接。
[0104]在半导体元件70中，例如在对各阴极区域31、32与阳极区域34之间施加电压、使半导体元件70作为二极管发挥功能的状态下，将外缘电极14以及各中间电极62、72的电位设定为与各阴极区域31、32实质上相同的电位。
[0105]由此，在半导体元件70中，在外缘电极14的下方的η区域74a的表面、中间电极62的下方的η区域63a的表面、中间电极62的下方的η区域32a的表面、中间电极72的下方的η区域63a的表面、以及中间电极72的下方的η区域74a的表面这五个位置形成沟道CH0
[0106]这样，在五个位置形成沟道CH。由此，例如与在三个位置形成沟道CH的情况相比，能够进一步抑制漏电流。形成的沟道CH的数量既可以是一个，也可以是多个。
[0107]图3的(a)以及图3的(b)是表示第一实施方式的半导体元件的特性的一个例子的图表。
[0108]图3的(a)表示未设有外缘电极14的参考例的半导体元件的特性。图3的(b)表示本实施方式的半导体元件10、60、70的特性。
[0109]在图3的(a)中，Ia是阳极电流的一个例子。I κ是阴极电流的一个例子。込是漏电流的一个例子。RA是阳极电流与漏电流的比例的绝对值(IijiaI)的一个例子。对于电流，以流入元件的方向为“+”，以从元件流出的方向为“一”来进行测量。因此，在该例子中，阳极电流1八为“+”，阴极电流Iκ为“一”。换言之，漏电流I[是阳极电流I八的绝对值与阴极电流Ik的绝对值之差(|ΙΚ| -1 Ia I)。
[0110]在图3的(b)中，IA1、Ia2是半导体元件10的阳极电流的一个例子。I U、Il2是半导体元件10的漏电流的一个例子。RA1、RA2是半导体元件10的阳极电流与漏电流的比例的一个例子。Ia3是半导体元件60的阳极电流的一个例子。Iu是半导体元件60的漏电流的一个例子。RA3是半导体元件60的阳极电流与漏电流的比例的一个例子。Ia4是半导体元件70的阳极电流的一个例子。Iw是半导体元件70的漏电流的一个例子。RA4是半导体元件70的阳极电流与漏电流的比例的一个例子。比例RAl?RA4即表示漏电流相对于整体电流的比例。
[0111]另外，Ia1、Iu、RAl是未对半导体元件10中的外缘电极14施加电压的状态下的特性的一个例子。换言之，是未进行形成沟道CH的动作时的特性的一个例子。另一方面，IA2、Il2、RA2是正在对半导体元件10中的外缘电极14施加电压的状态下的特性的一个例子。换言之，是正在进行形成沟道CH的动作时的特性的一个例子。
[0112]图3的(a)以及图3的(b)的横轴是阳极一阴极间的正向电压(V)。图3的(a)以及图3的(b)的左侧的纵轴是Y轴方向的每I μπι的长度的电流(Α/ μπι)。图3的(a)以及图3的(b)的右侧的纵轴是阳极电流与漏电流的比例)。
[0113]如图3的(a)所示，在未设有外缘电极14的参考例的半导体元件中，比例RA的最大值约为32%。如图3的(b)所示，半导体元件10的比例RAl的最大值约为18%。半导体元件10的比例RA2的最大值约为12%。半导体元件60的比例RA3的最大值约为5%。半导体元件70的比例RA4的最大值约为3%。
[0114]这样，通过设置外缘电极14，能够抑制漏电流。而且，通过对外缘电极14施加电压，在外缘电极14的下方形成沟道CH，从而与不形成沟道CH的情况相比能够进一步抑制漏电流。通过进一步设置中间电极62，使形成的沟道CH的数量为三个，能够进一步抑制漏电流。通过进一步设置中间电极72，使沟道CH的数量从三个成为五个，能够进一步抑制漏电流。
[0115]其中，使沟道CH从三个成为五个的情况下的漏电流的减少的比例比使沟道CH从一个成为三个的情况下的漏电流的减少的比例小。因此，优选使沟道CH的数量为三个左右。由此，能够在抑制漏电流的同时，与形成五个以上的沟道CH的情况相比抑制半导体元件的大型化。
[0116]图4是表不第一实施方式的变形例的不意性剖视图。
[0117]如图4所示，在半导体元件80中，省略了外缘电极14上的金属布线。在半导体元件80中，外缘电极14是电浮置的状态。这样，外缘电极14也可以不必与第二阴极区域32等电连接。
[0118]用于形成沟道CH的阈值电压越低越好。外缘电极14的模拟MOS构造优选的是耗尽型。即，优选的是在未对外缘电极14施加电压的状态下也形成沟道CH。由此，即使在如半导体元件80那样使外缘电极14为电浮置的状态的情况下，也能够抑制漏电流。
[0119]例如，缩短沟道CH的X轴方向的长度。降低η区域32a(沟道CH所形成的区域)的杂质的浓度。由此，能够降低阈值电压。由此，能够使外缘电极14的MOS构造为耗尽型。
[0120](第二实施方式)
[0121]图5的(a)以及图5的(b)是表示第二实施方式的半导体元件的一部分的示意图。
[0122]图5的(a)是半导体元件100的示意性俯视图。图5的(b)是半导体元件100的示意性剖视图。图5的(b)示意性地表示图5的(a)的B1- B2线剖面。与所述第一实施方式相同，在图5的(a)中，为了方便省略了绝缘层40等的图示。
[0123]如图5的(a)以及图5的(b)所示，半导体元件100的半导体层12具有ρ外延层102 (第一区域)、源极区域104、以及漏极区域106。ρ外延层102设于岛部12a。ρ外延层102具有第一部分102a和第二部分102b。第二部分102b在X轴方向上与第一部分102a排列。第二部分102b设于第一部分102a与元件分离部21之间。源极区域104以及漏极区域106设于ρ外延层102的第一部分102a的表面。在该例子中，半导体层12具有多个源极区域104与多个漏极区域106。各源极区域104以及各漏极区域106沿X轴方向交替排列。在该例子中，在X轴方向的最外部配置有漏极区域106。也可以与此相反地在最外部配置有源极区域104。源极区域104以及漏极区域106也可以分别每一个地进行配置。
[0124]源极区域104具有ρ阱区域104a、p+区域104b、n +区域104c以及η区域104d。ρ阱区域104a所包含的ρ型的杂质的浓度比ρ外延层102所包含的ρ型的杂质的浓度高。P+区域104b设于ρ阱区域104a的表面。p+区域104b所包含的ρ型的杂质的浓度比ρ阱区域104a所包含的ρ型的杂质的浓度高。n+区域104c设于ρ +区域104b与漏极区域106之间。η区域104d设于n+区域104c与漏极区域106之间。η区域104d与η +区域104c —起形成LDD的结构。η区域104d根据需要而设置，也可以被省略。另外，在该例子中，ρ阱区域104a在η区域104d与漏极区域106之间延伸设置。
[0125]漏极区域106具有η区域106a、n+区域106b、以及绝缘部106c。η +区域106b设于η区域106a的上方。n+区域106b所包含的η型的杂质的浓度比η区域106a所包含的η型的杂质的浓度高。绝缘部106c设于η+区域106b与源极区域106c之间。绝缘部106c是所谓的STI。绝缘部106c与半导体基板11之间的距离比n+区域106b与半导体基板11之间的距离短。换言之，在半导体层12中，绝缘部106c的下端的位置比n+区域106b的下端的位置深。
[0126]半导体元件100具有多个栅极电极108 (控制电极)和多个栅极绝缘膜110 (控制绝缘膜)。栅极电极108跨越p+区域104b与绝缘部106b地形成。S卩，设于ρ阱区域104a的上方。栅极绝缘膜110设于ρ外延层102与栅极电极108之间。栅极电极108的数量以及栅极绝缘膜110的数量是根据源极区域104的数量以及漏极区域106的数量而设定的。栅极电极108以及栅极绝缘膜110也可以分别每一个地设置。
[0127]在半导体元件100中，利用源极区域104的n+区域104c、漏极区域106的η +区域106b、以及n+区域104c与η +区域106b之间的ρ阱区域104a形成η沟道型的MOS构造。
[0128]半导体元件100作为所谓的η沟道型的LDMOS (Lateral double DiffusedM0SFET，横向双扩散金属氧化物半导体场效应管)发挥功能。即，在该例子中，半导体元件100 是 LDMOS0
[0129]半导体元件100还具有中间电极62和η区域112。η区域112设于位于第一部分102a的X轴方向的最外部的漏极区域106s和第二部分102b之间。η区域112具有η区域112a和设于η区域112a的上方的n+区域112b。η +区域112b与漏极区域106的η +区域106b电连接。
[0130]在半导体元件100中，源极区域104是第二区域。漏极区域106是第三区域。
[0131]中间电极62跨越最外部的漏极区域106s的上方以及η区域112的上方地设置。在中间电极62与ρ外延层102之间设有绝缘膜。
[0132]外缘电极14跨越η区域112的上方以及第二部分102b的上方地配置。在该例子中，外缘电极14与栅极电极108电连接。外缘电极14也可以是电浮置的状态。
[0133]在绝缘层40的上方设有金属布线113、114、115。金属布线113经由柱以及接触金属113a而与源极区域104电连接。接触金属113a与p+区域104b以及η +区域104c欧姆接触。金属布线114经由柱以及接触金属114a而与漏极区域106电连接。接触金属114a与n+区域106b欧姆接触。金属布线115经由柱以及接触金属115a而与η区域112电连接。接触金属115a与n+区域112b欧姆接触。
[0134]例如，在对各源极区域104与各漏极区域106之间施加电压、并且对各栅极电极108施加电压而使电流流经源极一漏极间的状态下，将外缘电极14的电位以及中间电极62的电位设定为与各栅极电极108实质相同的电位。由此，在半导体元件100中，在外缘电极14的下方的η区域112a的表面、中间电极62的下方的η区域112a的表面、以及中间电极62的下方的η区域106a的表面这三个位置形成沟道CH。由此，即使在作为η沟道型的LDMOS的半导体元件100中，也可与所述第一实施方式相同地抑制漏电流。
[0135]在LDMOS中存在对源极一漏极间施加相对较大的电压、漏电流变大的倾向。在这种半导体元件(例如高耐压型的元件)中，在设有外缘电极14或中间电极62的情况下，与在元件中所设定的电压较低的情况相比，漏电流的抑制的程度变高。
[0136]另外，在LDMOS等的半导体元件中，有时在第一部分102a的外缘形成伪(dummy)的栅极电极。由此，能够抑制形成栅极电极108时的抗蚀剂的变形，提高栅极电极108的形成精度。在半导体元件100中，无需设置伪电极等，能够利用外缘电极14抑制抗蚀剂的变形。例如，能够高精度地形成外缘电极14以及栅极电极108。在半导体元件100中，例如也可以在元件分离部22的上方设置伪电极。在该情况下，伪电极不与半导体层12欧姆接触。这样，在半导体元件100中，在比外缘电极14靠外侧的部分也未设有与半导体层12欧姆接触的电极。
[0137]图6是表示第二实施方式的变形例的示意性剖视图。
[0138]如图6所示，在半导体元件120中省略了中间电极62以及η区域112。
[0139]在半导体元件120中，最外部的漏极区域106s与第二部分102b邻接。在半导体元件120中，漏极区域106s是第三区域。源极区域104是第二区域。外缘电极14跨越最外部的漏极区域106s的上方以及第二部分102b的上方地配置。
[0140]例如，在对各源极区域104与各漏极区域106之间施加电压、并且对各栅极电极108施加电压而使电流流经源极一漏极间的状态下，将外缘电极14的电位设定为与各栅极电极108实质相同的电位。由此，在半导体元件120中，在外缘电极14的下方的η区域106a的表面形成沟道CH。
[0141]这样，在作为η沟道型的LDMOS的半导体元件120中，形成的沟道CH的数量也可以是一个。另外，在作为η沟道型的LDMOS的半导体元件120中，形成的沟道CH的数量也可以是四个以上。
[0142]图7的(a)以及图7的(b)是表示第二实施方式的变形例的示意图。
[0143]图7的(a)是半导体元件130的示意性俯视图。图7的(b)是半导体元件130的示意性剖视图。图7的(b)示意性地表示图7的(a)的Cl - C2线剖面。在图7的(a)中，为了方便而省略了绝缘层40等的图示。
[0144]如图7的(a)以及图7的(b)所示，在半导体元件130中，在源极区域104中将所述半导体元件120的ρ阱区域104a替换为η阱区域104e。将p+区域104b替换为η +区域104f。将n+区域104c替换为ρ +区域104g。将η区域104d替换为ρ区域104h。ρ区域104h与p+区域104g —起形成LDD的结构。ρ区域104h根据需要而设置，也可以被省略。
[0145]另外，在半导体元件130中，在漏极区域106中将所述半导体元件120的η区域106a替换为ρ区域106d。将n+区域106b替换为ρ +区域106e。
[0146]而且，在半导体元件130中，在η区域112中将所述半导体元件120的η区域112a替换为P区域112c。将n+区域112b替换为ρ +区域112d。
[0147]半导体元件130的半导体层12还具有η区域132、134。η区域132设于最外部的漏极区域106s与η区域112之间。η区域134设于η区域112与元件分离部22之间。
[0148]η区域134配置于第二部分102b。η区域134所包含的η型的杂质的浓度比η区域112的ρ+区域112d所包含的ρ型的杂质的浓度低。因此，第二部分102b所包含的杂质的浓度比η区域112所包含的杂质的浓度低。
[0149]在半导体元件130中，利用源极区域104的ρ+区域104g、漏极区域106的ρ +区域106e、以及p+区域104g与ρ +区域106e之间的η阱区域104e形成ρ沟道型的MOS构造。半导体元件130作为ρ沟道型的LDMOS发挥功能。在该例子中，半导体元件130是ρ沟道型的LDMOS。
[0150]例如，在对各源极区域104与各漏极区域106之间施加电压、并且对各栅极电极108施加电压而使电流流经源极一漏极间的状态下，将外缘电极14的电位以及中间电极62的电位设定为与各栅极电极108实质相同的电位。由此，在半导体元件130中，在外缘电极14的下方的ρ区域112c的表面、中间电极62的下方的ρ区域112c的表面、以及中间电极62的下方的ρ区域106d的表面这三个位置形成沟道CH。由此，在作为ρ沟道型的LDMOS的半导体元件130中也可以抑制漏电流。
[0151]这样，半导体元件130也可以是ρ沟道型的LDM0S。此外，与上述的半导体元件120相同，在作为P沟道型的LDMOS的半导体元件中也能够省略中间电极62以及η区域112。即，在作为P沟道型的LDMOS的半导体元件中，形成的沟道CH的数量也可以是一个。在作为P沟道型的LDMOS的半导体元件中，形成的沟道CH的数量也可以是四个以上。在半导体元件130中，在比外缘电极14靠外侧的部分也不具有与半导体层12欧姆接触的电极。
[0152](第三实施方式)
[0153]图8的(a)以及图8的(b)是表示第三实施方式的半导体元件的一部分的示意图。
[0154]图8的(a)是半导体元件140的示意性俯视图。图8的(b)是半导体元件140的示意性剖视图。图8的(b)示意性地表示图8的(a)的Dl - D2线剖面。与所述各实施方式相同，在图8的(a)中，为了方便而省略了绝缘层40等的图示。
[0155]如图8的(a)以及图8的(b)所示，半导体元件140的半导体层12具有ρ外延层141、ρ阱区域142 (第一区域)、η+区域143 (第二区域)、η +区域144 (第三区域)、栅极电极145 (控制电极)、以及栅极绝缘膜146 (控制绝缘膜)。
[0156]ρ外延层141设于半导体基板11的上方。ρ讲区域142设于ρ外延层141的上方。ρ阱区域142具有第一部分142a和第二部分142b。第二部分142b例如在X轴方向上与第一部分142a排列。第二部分142b的排列方向只要是相对于Z轴方向垂直的任意的方向即可。n+区域143设于ρ阱区域142的第一部分142a的表面。η +区域144设于ρ阱区域142的第一部分142a的表面。n+区域144设于η +区域143与第二部分142b之间，并与第二部分142b邻接。另外，n+区域144与η +区域143相分离地配置。
[0157]第一部分142a例如是ρ阱区域142中的n+区域143的端部与η +区域144的端部之间的部分。第二部分142b例如是第一部分142a与元件分离部22之间的部分。在于半导体层12设有多个元件、并且在各元件间未设有元件分离部22的情况下，第二部分142b例如是第一部分142a与相邻的元件的第一部分142a之间的部分。
[0158]ρ阱区域142具有在n+区域143与η +区域144之间延伸设置的沟道部142c。栅极电极145设于沟道部142c的上方。栅极绝缘膜146设于沟道部142c与栅极电极145之间。
[0159]半导体元件140的半导体层12还具有η区域151、152、153。η区域151设于η+区域143与沟道部142c之间。η区域152设于η+区域144与沟道部142c之间。η区域153设于η+区域143与第二部分142b之间。各η区域151、152、153所包含的η型的杂质的浓度比各η+区域143、144所包含的η型的杂质的浓度低。
[0160]绝缘膜15在第二部分142b的上方与n+区域144邻接地设置。外缘电极14设于绝缘膜15的上方。外缘电极14与栅极电极145电连接。外缘电极14也可以是电浮置的状态。此外，在半导体元件140中，在比外缘电极14靠外侧的部分也不具有与半导体层12欧姆接触的电极。
[0161]在半导体元件140中，利用n+区域143、η +区域144、以及η +区域143与η +区域144之间的ρ阱区域142 (沟道部142c)形成η沟道型的MOS构造。S卩，在该例子中，半导体元件 140 是η沟道型的MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor)。n+区域143是源极区域，η +区域144是漏极区域。也可以使η +区域143为漏极区域，使η +区域144为源极区域。各η区域151、152与η+区域143、144 一起构成LDD。各η区域151、152根据需要而设置，也可以被省略。
[0162]在绝缘层40的上方设有金属布线147、148。金属布线147经由柱以及接触金属147a而与n+区域143电连接。接触金属147a与η +区域143欧姆接触。金属布线148经由柱以及接触金属148a而与n+区域144电连接。接触金属148a与η +区域144欧姆接触。
[0163]例如，在对各η+区域143、144之间施加电压、并且对栅极电极145施加电压而使电流流经源极一漏极间的状态下，将外缘电极14的电位设定为与栅极电极145实质相同的电位。由此，在半导体元件140中，在外缘电极14的下方的ρ阱区域142的表面形成沟道CH。此外，也可以不具有η区域153。由此，在作为η沟道型的MOSFET的半导体元件140中，也可与所述各实施方式相同地抑制漏电流。在作为η沟道型的MOSFET的半导体元件140中，形成的沟道CH的数量也可以为两个以上。
[0164]图9的(a)以及图9的(b)是表示第三实施方式的变形例的示意图。
[0165]图9的(a)是半导体元件160的示意性俯视图。图9的(b)是半导体元件160的示意性剖视图。图9的(b)示意性地表示图9的(a)的El - E2线剖面。与上述各实施方式相同，在图9的(a)中，为了方便而省略了绝缘层40等的图示。
[0166]如图9的(a)以及图9的(b)所示，半导体元件160的半导体层12具有η阱区域161 (第一区域)。η阱区域161设于ρ外延层141的上方。η阱区域161具有第一部分161a和第二部分161b。第二部分161b例如在X轴方向上与第一部分161a排列。第二部分161b的排列方向只要是相对于Z轴方向垂直的任意的方向即可。
[0167]而且，在半导体元件160中，将所述半导体元件140的n+区域143替换为ρ +区域162。将η+区域144替换为ρ+区域163。将各η区域151、152、153分别替换为ρ区域164、165、166。各ρ区域164、165与各ρ+区域162、163 —起形成LDD的结构。各ρ区域164、165根据需要而设置，也可以被省略。
[0168]η阱区域161具有在ρ+区域162与ρ +区域163之间延伸设置的沟道部161c。栅极电极145设于沟道部161c的上方。栅极绝缘膜146设于沟道部161c与栅极电极145之间。
[0169]在半导体元件160中，利用p+区域162、ρ +区域163、以及ρ +区域162与ρ +区域163之间的η阱区域161(沟道部161c)形成P沟道型的MOS构造。S卩，在该例子中，半导体元件160是P沟道型的MOSFET。
[0170]例如，在对各p+区域162、163之间施加电压、并且对栅极电极145施加电压而使电流流经源极一漏极间的状态下，将外缘电极14的电位设定为与栅极电极14实质相同的电位。由此，在半导体元件160中，在外缘电极14的下方的η阱区域161的表面形成沟道CH。此外，也可以不具有P区域166。由此，在作为P沟道型的MOSFET的半导体元件160中，也可与上述各实施方式相同地抑制漏电流。这样，半导体元件160也可以是P沟道型的MOSFETo此外，在半导体元件160中，在比外缘电极14靠外侧的部分也不具有与半导体层12欧姆接触的电极。
[0171](第四实施方式)
[0172]图10是表示第四实施方式的半导体元件的一部分的示意性俯视图。
[0173]如图10所示，在半导体元件180中，在半导体层12设有多个元件部12d。所谓元件部12d是在半导体元件中作为一个元件发挥功能的部分。例如，在半导体元件10、60、70、80中，元件部12d是比第二阴极区域32靠内侧的部分。在半导体元件100、120、130中，元件部12d是比最外部的漏极区域106s靠内侧的部分。在半导体元件140、160中，元件部12d是源极一漏极之间的部分。在半导体元件180中，多个元件部12d设于岛部12a内。多个元件部12d设于第一区域的第一部分(例如，上述各实施方式的第一部分30a、102a、142a、161a)。
[0174]在该例子中，示出了沿X轴方向排列的三个元件部12d。设于半导体层12的多个元件部12d的数量并不限定于三个，也可以是两个，还可以是四个以上。多个元件部12d的配置不被上述限制，也可以是任意的。例如，也可以将多个元件部12d配置成二维矩阵状。
[0175]设于岛部12a内的多个元件部12d既可以是二极管，也可以是LDM0S，还可以是MOSFETo设于岛部12a内的多个元件部12d可以仅是同一种类的元件，也可以是不同种类的元件。
[0176]外缘电极14形成为沿着设有多个元件部12d的第一部分的外缘的环状。外缘电极14也可以不必是环状。
[0177]这样，也可以在半导体层12设有多个元件部12d。在设有多个元件部12d的情况下，例如，也可以设置多个外缘电极14并用外缘电极14分别包围多个元件部12d。
[0178]在上述各实施方式中，作为半导体元件示出了二极管、LDMOS以及M0SFET。半导体元件并不限定于此，例如也可以是双极型晶体管、IGBT(Insulated Gate BipolarTransistor，绝缘栅双极型晶体管)、或者晶闸管等。半导体元件并不被上述限定，可以是任意的元件。
[0179]根据实施方式，可提供一种抑制了漏电流的半导体元件。
[0180]以上，一边参照具体例一边说明了本发明的实施方式。但是，本发明的实施方式并不被这些具体例限定。例如，关于半导体元件所包含的半导体层、第一电极、第一绝缘膜、第一区域、第二区域、第三区域、第四区域、第五区域、第一部分、第二部分、第二电极、第二绝缘膜、第一中间区域、第二中间区域、绝缘部、控制电极、控制绝缘膜、埋入层、以及元件分离部等的各要素的具体的结构，只要是本领域技术人员能够通过从公知的范围适当地选择而相同地实施本发明、获得相同的效果，则也包含于本发明的范围。
[0181]另外，在技术上能够实现的范围内组合各具体例的任意两个以上的要素而得的技术方案只要包含本发明的主旨就也包含在本发明的范围内。
[0182]除此之外，本领域技术人员能够以作为本发明的实施方式的上述半导体元件为基础适当地变更设计而实施的全部半导体元件只要包含本发明的主旨就属于本发明的范围。
[0183]除此之外，在本发明的思想的范围内，如果是本领域技术人员可能想到的各种变更例以及修改例，则这些变更例以及修改例也属于本发明的范围。
[0184]说明了本发明的几个实施方式，但这些实施方式只是作为例子而被示出，并非旨在限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式、其变形包含于发明的范围、主旨，并且包含于权利要求书所记载的发明及其等价的范围内。
【主权项】
1.一种半导体元件，该半导体元件具备: 半导体基板； 半导体层，设于所述半导体基板的上方，该半导体层具有:第一区域，具有第一部分和第二部分，该第二部分在相对于所述半导体基板和所述半导体层的层叠方向垂直的第一方向上与所述第一部分排列；第二区域，设于所述第一部分的表面，并具有第一导电型；第三区域，在所述第一部分的表面设于所述第二部分与所述第二区域之间，与所述第二部分及所述第二区域分离，并具有第二导电型；第四区域，在所述第一部分的表面设于所述第二部分与所述第三区域之间，与所述第二部分邻接，并具有所述第一导电型；以及第五区域，设于所述第四区域的表面，并具有所述第二导电型； 第一电极，在所述半导体层上设于所述第五区域与所述第二部分之间；以及 第一绝缘膜，设于所述半导体层与所述第一电极之间。2.根据权利要求1所述的半导体元件， 所述半导体元件还具备设于所述第二部分的表面的元件分离部， 所述第一电极跨越所述第五区域与所述元件分离部之间地设置。3.根据权利要求1所述的半导体元件， 所述第三区域、所述第四区域、所述第一绝缘膜以及所述第一电极分别是以包围所述第二区域的方式形成的。4.根据权利要求1所述的半导体元件， 所述半导体元件还具备第二绝缘膜和第二电极， 所述半导体层还具有: 第一杂质区域，设于所述第二部分的表面，并具有第一导电型； 第二杂质区域，设于所述第一杂质区域的表面，并具有所述第二导电型； 所述第一电极设于所述第五区域与所述第二杂质区域之间， 所述第二电极的一端位于所述第一杂质区域，该第二电极在所述半导体层上与所述第一电极在所述第一方向上排列设置， 所述第二绝缘膜设于所述半导体层与所述第二电极之间。5.根据权利要求1所述的半导体元件， 所述第一电极为电浮置的状态。6.根据权利要求1所述的半导体元件， 所述第一电极与所述第二区域以及所述第四区域电连接。7.根据权利要求1所述的半导体元件， 所述半导体元件还具备埋入层和元件分离部， 所述埋入层设于所述半导体基板与所述半导体层之间， 所述元件分离部设于所述埋入层的上方，并沿着所述埋入层的外缘， 所述埋入层的导电型以及所述元件分离部的导电型与所述第一区域的导电型不同， 所述第一区域设于所述埋入层的上方，并在所述第一方向上与所述元件分离部排列。8.根据权利要求7所述的半导体元件， 所述元件分离部是以包围所述第一区域的方式形成的。9.根据权利要求1所述的半导体元件， 在所述第二电极的上方不具有与所述半导体层欧姆接触的电极。10.一种半导体元件，该半导体元件具备: 半导体基板； 半导体层，设于所述半导体基板的上方，该半导体层具有:第一区域，具有第一部分和第二部分，该第二部分在相对于所述半导体基板和所述半导体层的层叠方向垂直的第一方向上与所述第一部分排列；第二区域，设于所述第一部分的表面，并具有第一导电型；第三区域，在所述第一部分的表面设于所述第二部分与所述第二区域之间，与所述第二部分邻接，并具有第二导电型；源极区域，设于所述第二区域的表面，并具有所述第二导电型；漏极区域，设于所述第三区域的表面，并具有所述第二导电型；以及绝缘部，在所述第三区域的表面，与所述漏极区域邻接地设于所述源极区域与所述漏极区域之间； 控制电极，在所述半导体层上跨越所述源极区域与所述绝缘部之间地形成； 控制绝缘膜，形成于所述控制电极与所述半导体层之间； 第一电极，在所述半导体层上设于所述漏极区域与所述第二部分之间；以及 第一绝缘膜，设于所述半导体层与所述第一电极之间。11.根据权利要求10所述的半导体元件， 所述第一电极为电浮置的状态。12.根据权利要求10所述的半导体元件， 所述第一电极与所述第二区域以及所述第四区域电连接。13.根据权利要求10所述的半导体元件， 所述第一电极与所述控制电极电连接。14.根据权利要求10所述的半导体元件， 所述半导体元件还具备埋入层和元件分离部， 所述埋入层设于所述半导体基板与所述半导体层之间， 所述元件分离部设于所述埋入层的上方，并沿着所述埋入层的外缘， 所述埋入层的导电型以及所述元件分离部的导电型与所述第一区域的导电型不同， 所述第一区域设于所述埋入层的上方，并在所述第一方向上与所述元件分离部排列。15.根据权利要求14所述的半导体元件， 所述元件分离部是以包围所述第一区域的方式形成的。16.根据权利要求10所述的半导体元件， 在所述第二电极的上方不具有与所述半导体层欧姆接触的电极。17.一种半导体元件，该半导体元件具备: 半导体基板； 第一导电型的第一区域，设于所述半导体基板的上方，具有第一部分和第二部分，该第二部分在相对于所述半导体基板和所述半导体层的层叠方向垂直的第一方向上与所述第一部分排列； 与所述第一导电型不同的第二导电型的第二区域，设于所述第一部分的表面； 所述第二导电型的第三区域，在所述第一部分的表面设于所述第二部分与所述第二区域之间，与所述第二区域分离并与所述第二部分邻接地配置； 控制绝缘膜，设于所述第二区域与所述第三区域之间的、所述第一部分的上方；控制电极，设于所述控制绝缘膜的上方；第一绝缘膜，在所述第二部分的上方与所述第三区域邻接地设置；以及第一电极，跨越所述第三区域与所述第一绝缘膜之间地设于所述第二部分的上方。18.根据权利要求17所述的半导体元件，所述第一电极与所述控制电极电连接。19.根据权利要求17所述的半导体元件，所述第一电极为电浮置的状态。20.根据权利要求17所述的半导体元件，在所述第二电极的上方不具有与所述半导体层欧姆接触的电极。
【文档编号】H01L29/06GK105990401SQ201510096627
【公开日】2016年10月5日
【申请日】2015年3月4日
【发明人】岩津泰德, 猪原正弘
【申请人】株式会社东芝