半导体器件的制作方法

2015年7月31日提交的日本专利申请2015-152813号的公开，包括说明书、附图和摘要，其内容以引用的方式引入本申请。

技术领域

本发明涉及一种半导体器件，并且具体地涉及包括多个半导体芯片和在其之上安装有多个半导体芯片的布线衬底的半导体器件。

背景技术：

用于使多个半导体芯片和多个半导体封装件集成到一个封装件的技术包括SiP(硅封装)。SiP的示例包括在其中将多个半导体芯片和多个封装件安装在布线衬底之上并且设置为半导体器件的一个示例。在这种情况下，布线衬底具有面朝安装在其之上的半导体芯片的主表面(第一主表面)、和面朝在其之上安装有半导体器件的用户(客户)的衬底的主表面(第二主表面)。在第一主表面之上，设置有待与半导体芯片连接的多个外部端子(第一外部端子)。在第二主表面之上，设置有待与用户的衬底连接的多个外部端子(第二外部端子)。布线衬底包括布线层，该布线层插入在第一主表面与第二主表面之间。在布线层中的金属线在第一外部端子之间和/或在第一外部端子与第二外部端子之间提供电连接。

例如，通过使用金属接线来连接第一外部端子，能够省略连接来自用户的衬底的半导体芯片的布线，并且减小在用户上的负载。也能够实现更高速的操作。

另一方面，例如，已经执行了组合具有不同功能的多个硬宏以配置半导体芯片。

例如，在专利文件1至3中的每一个中描述了组合硬宏以配置半导体芯片的技术。

[相关技术文件]

[专利文件]

[专利文件1]

日本特开2000-260949号公报

[专利文件2]

日本特开2006-229088号公报

[专利文件3]

日本特开2006-269604号公报

技术实现要素：

例如，随着车辆已经越来越计算机化，已经要求在车辆中的每一个中安装的控制半导体器件包括更多的更高速接口电路。

半导体芯片具有：第一主表面，该第一主表面在平面图中具有四边形形状；以及第二主表面，该第二主表面与第一主表面相对并且相似地在平面图中具有四边形形状。在第二主表面之上，二维地布置有多个端子(例如，凸起电极)。当半导体芯片安装在布线衬底之上时，布置在半导体芯片的第二主表面之上的多个凸起电极与布线衬底的第一外部端子连接。因此，经由与第一外部端子连接的凸起电极，供应用于操作在半导体芯片中的电路块的电源电压，并且将输入信号输入至被包括在电路块中的接口电路并且/或者从接口电路输出输出信号。

通常的情况是，在半导体芯片中，为了方便向在半导体芯片与其外部之间(即，在接口电路与外部之间)的接口传输信号/从其接收信号，接口电路被布置在半导体芯片的外围区域中，并且用于提供与外部电连接的凸起电极沿着半导体芯片的第二主表面的各侧中的每一个被布置。这允许通过使用沿着第二主表面的各侧中的每一个被布置的凸起电极，在半导体芯片中的接口电路与半导体芯片的外部之间容易地设置电连接。应注意，布置在半导体芯片的第二主表面的中心部分之上的凸起电极用于将例如电源电压供应至在半导体芯片中的多个电路块。

嵌入在半导体芯片中的接口电路的示例包括通过使用硬宏配置的各种接口电路。例如，通过使用硬宏，来配置包括通过将模拟电源电压用作操作电压进行操作的差分电路的高速接口电路、执行向设置在半导体芯片外部的存储器电路传输信号/从其接收信号的接口电路等。

在其中接口电路由此布置在半导体芯片的外围区域中的情况下，当很多个接口电路嵌入在半导体芯片中时，半导体芯片的各侧可能延长，从而不期望地增加半导体芯片的尺寸并且增加半导体器件的价格(生产成本)。

专利文件1、2和3中的每一个描述了涉及硬宏的技术，但是尚未认识到多个接口电路的嵌入所导致的问题。

根据一个实施例的半导体器件包括：半导体芯片、导电构件和布线衬底。

该半导体器件包括：第一电路；第二电路；第一主表面；第二主表面，该第二主表面与第一主表面相对并且面朝第一主表面；多个第一端子，该多个第一端子二维地(平面地)形成在第二主表面之上并且与第一电路连接；以及多个第二端子，该多个第二端子二维地(平面地)形成在第二主表面之上并且与第二电路连接。布线衬底，该布线衬底包括：第一主表面，在该第一主表面之上布置有多个第一外部端子；布线层；以及第二主表面，在该多个第二主表面之上布置有多个第二外部端子，第二主表面经由布线层与第一主表面相对。导电构件通过将半导体芯片安装在布线衬底的第一主表面之上，来将第一端子和第二端子与布线衬底的第一外部端子连接，从而使得半导体芯片的第二主表面面朝布线衬底的第一主表面。

当从半导体芯片的第一主表面看时，第一端子的布置图案和第二端子的布置图案包括相同的布置图案。当从半导体芯片的第一主表面看时，第一电路布置为比第二电路更接近半导体芯片的第一侧。第一端子包括第一电源端子，第一电源端子向第一电路供应电源电压，并且第二端子包括第二电源端子，第二电源端子向第二电路供应电源电压。当从半导体芯片的第一主表面看时，在第一电路的接近第二电路的区域中，将电源电压供应至第一电源端子的第一电源线形成在布线层中，并且，在第二电路的接近第一电路的区域中，将电源电压供应至第二电源端子的第二电源线形成在布线层中。

因此，当从半导体芯片的第一主表面看时，第一电路和第二电路相对于半导体芯片的第一侧按照该顺序布置。第一电路和第二电路中的每一个形成接口电路，从而使得接口电路相对于第一侧布置在多个(两个)区中。因此，即使多个接口电路嵌入在半导体芯片中，能够抑制第一侧延长，并且防止半导体芯片的尺寸增加。

当从半导体芯片的第一主表面看时，第一电源端子和第二电源端子彼此接近。因此，当从半导体芯片的第一主表面看时，可以使第一电源线和第二电源线在布线层中彼此接近。这可以实现布线衬底的尺寸的减小。

根据该实施例，能够提供可以抑制外部尺寸增加的半导体器件。

附图说明

图1是示出了根据一个实施例的半导体器件的配置的示意性平面图；

图2是示出了根据实施例的半导体器件的配置的示意性截面图；

图3是示出了根据实施例的布线衬底的截面的截面图；

图4是示出了根据实施例的半导体芯片的配置的平面图；

图5是示出了根据实施例的半导体芯片的配置的框图；

图6是示出了根据实施例的MIPI-CSI标准化接口电路的配置的框图；

图7是示出了根据实施例的在MIPI-CSI标准化接口电路中的凸起电极的布置的平面图；

图8A至图8C是均示出了根据实施例的在半导体芯片中的电路块的配置的视图；

图9是示出了根据实施例的在MIPI-CSI标准化接口电路中的凸起电极的布置的平面图；

图10是根据实施例的布线衬底的平面图；

图11是根据实施例的布线衬底的详细平面图；

图12是根据实施例的半导体器件的平面图；

图13是根据实施例的布线衬底的部分平面图；以及

图14是根据实施例的布线衬底的部分平面图。

具体实施方式

以下将基于各个附图来详细描述本发明的一个实施例。应注意，贯穿用于图示各个实施例的所有附图，类似的构件用类似的附图标记表示，并且原则上省略对其的重复说明。

(实施例)

<半导体器件的配置的概要>

图1是示出了根据一个实施例的半导体器件SIP的配置的示意性平面图。图2是示出了根据实施例的半导体器件SIP的配置的示意性截面图。首先，将通过使用图1和图2对根据实施例的半导体器件SIP的配置进行描述。

在图1中，CH表示半导体芯片，并且CH1至CH5表示半导体封装件。此外，EL表示电子部件中的每一个，诸如电容器，并且SIP-B表示布线衬底。在此处提及的半导体封装件CH1至CH5中的每一个中，半导体芯片模制在例如树脂中。举例说明，图2示出了在图1中示出的半导体芯片CH、在图1中示出的半导体封装件CH1至CH5中的半导体封装件CH1和CH5和在图1中示出的三个电子部件EL中的一个中的每一个的截面。

在半导体芯片CH中，各个电路块通过使用已知的制造技术而形成在半导体衬底(芯片)中。同样，半导体封装件CH1至CH5中的每一个均包括半导体衬底(芯片)，其中，各个电路块通过使用已知的制造技术而形成。在半导体封装件CH1至CH5中的每一个中，半导体衬底模制在树脂等中。如图2所示，半导体芯片CH具有第一主表面SAFC1和与第一主表面SAFC1相对的第二主表面SAFC2。在半导体芯片CH的第二主表面SAFC2(图2)之上，形成有多个凸起电极(未示出，并且在下文中也称为端子)。各个电路块与对应的凸起电极连接。如图2所示，半导体封装件CH1至CH5中的每一个包括第一主表面SAFC1和与第一主表面SAFC1相对的第二主表面SAFC2。在半导体封装件CH1至CH5中的每一个中的半导体芯片中的电路块与形成在第二主表面SAFC2之上的多个凸起电极(未示出)连接。

半导体衬底SIP-B包括：第一主表面SAFS1、第二主表面SAFS2和布线层。在图2中，示出了布线衬底SIP-B的第一主表面和第二主表面SAFS1和SAFS2。半导体芯片CH和半导体封装件CH1至CH5安装在布线衬底SIP-B之上，从而使得半导体芯片CH和半导体封装件CH1至CH5中的每一个的第二主表面SAFC2面朝布线衬底SIP-B的第一主表面SAFS1。图2示出了在其中仅仅半导体芯片CH和半导体封装件CH1和CH5安装在布线衬底SIP-B之上的状态。然而，其它半导体封装件CH2至CH4也相似地安装在布线衬底SIP-B之上。

在布线衬底SIP-B的第一主表面SAFS1之上，设置有多个第一外部端子(未示出)。在多个第一外部端子与设置在半导体芯片CH和半导体封装件CH1至CH5中的每一个的第二主表面SAFC2之上的凸起电极之间，形成有凸起(导电构件)BP和BP1至BP5，每个凸起用圆形标记示出。凸起BP和BP1至BP5将在半导体芯片CH和半导体封装件CH1至CH5中的每一个的第二主表面SAFC2之上的多个凸起电极与在布线衬底SIP-B的第一主表面SAFS1之上的多个第一外部端子连接。应注意，在图2中，凸起BP和凸起BP1至BP5图示为具有不同的尺寸。然而，凸起BP和凸起BP1至BP5的尺寸也可以相同。

在布线衬底SIP-B的第二主表面SAFS2之上，设置有多个第二外部端子，虽然未示出。在布线衬底SIP-B的第一主表面与第二主表面SAFS1与SAFS2之间，插入有布线层。如稍后通过使用图3所描述的，布线层包括多个金属布线层(导电布线层)和绝缘层。在布线层中由金属布线层(导电布线层)形成的布线，将设置在第一主表面SAFS1之上的第一外部端子彼此电连接，或者将设置在第一主表面SAFS1之上的第一外部端子与设置在第二主表面SAFS2之上的第二外部端子电连接。即，在布线层中的布线将预期的第一外部端子彼此电连接，或者将预期的第一外部端子与预期的第二外部端子电连接。

在图2中，UR-B表示用户的衬底(在下文中也称为用户衬底)。用户衬底UR-B包括：第一主表面SAFU1；第二主表面SAFU2；以及布线层，该布线层插入在第一主表面SAFU1与第二主表面SAFU2之间。布线衬底SIP-B安装在用户衬底UR-B之上，从而使得第二主表面SAFS2面朝用户衬底UR-B的第一主表面SAFU-1。同样在用户衬底UR-B的第一主表面SAFU1之上，设置有多个用户第一外部端子(未示出)，同样在第二主表面SAFU2之上，设置有多个用户第二外部端子(未示出)。在插入在第一主表面SAFU1与第二主表面SAFU2之间的布线层中由导电布线层形成的布线，将预期的用户第一外部端子彼此电连接，或者将预期的用户第一外部端子与预期的用户第二外部端子电连接。

设置在用户衬底UR-B的第一主表面SAFU1之上的用户第一外部端子，经由多个凸起(导电构件)BG(每个凸起在图2中用圆形标记示出)，与设置在布线衬底SIP-B的第二主表面SAFS2之上的第二外部端子电连接。因此，例如，半导体芯片CH的凸起电极与在用户衬底UR-B的第二主表面SAFU2之上的用户第二外部端子电连接。

在图1和图2中，电子部件EL中的每一个示出了电容器。电容器具有端子BF，该端子BF与设置在布线衬底SIP-B的第一主表面SAFS1之上的第一外部端子电连接。在图1和图2中示出的电容器(电子部件EL)中的每一个示出了用于稳定电源电压的旁通电容器，虽然未具体地限制电容器。

在图1中，举例说明，在设置在半导体封装件CH1至CH5中的每一个的第二主表面SAFC2之上的凸起电极与设置在布线衬底SIP-B的第一主表面SAFS1之上的第一外部端子之间设置的凸起的每一个用圆形标记示出。同样在半导体芯片CH中，在设置在半导体芯片CH的第二主表面SAFC2之上的凸起电极与设置在布线衬底SIP-B的第一主表面SAFS1之上的第一外部端子之间相似地设置多个凸起，虽然在图1中未示出。

在图1和图2中示出的示例中，设置在半导体芯片和半导体封装件的第二主表面SAFC2之上的凸起电极，与经由凸起设置在布线衬底SIP-B的第一主表面SAFS1之上的第一外部端子电连接。然而，连接构件不限于凸起，只要可以提供电连接即可。同样，在布线衬底SIP-B的第二主表面SAFS2之上的第二外部端子与在用户衬底UR-B的第一主表面SAFU1之上的用户第一外部端子之间的连接构件不限于凸起，只要可以提供电连接即可。

在本实施例中，半导体芯片CH是在其中嵌入有作为电路块的微处理器和多个高速接口电路的半导体芯片，虽然未具体地限制半导体芯片CH。半导体封装件CH1至CH4中的每一个是通过模制半导体芯片而形成的半导体封装件，在该半导体芯片中，嵌入有作为电路块的动态类型存储器。半导体封装件CH5是通过模制半导体芯片而形成的半导体封装件，在该半导体芯片中，嵌入有作为电路块的电可重写非易失性存储器(闪速存储器)。在布线衬底SIP-B的第一主表面SAFS1之上，多个半导体芯片CH和半导体封装件CH1至CH5平行布置。因此，布线衬底SIP-B的第一主表面SAFS1的面积区域大于半导体芯片CH和半导体封装件CH1至CH5的第二主表面SAFC2的相应面积区域。此外，由于布线衬底SIP-B的第二主表面SAFS2和第一主表面SAFS1平行延伸，所以布线衬底SIP-B的第二主表面SAFS2的面积区域也大于半导体芯片CH和半导体封装件CH1至CH5的第二主表面SAFC2的相应面积区域。

在图1中，用虚线围成的区域DAR和用实线围成的区域AAR示意性地示出了在布线衬底SIP-B中的布线的类型。在区域DAR示出的布线衬底SIP-B的布线层中的布线中的每一个，主要用于供应用于操作半导体芯片CH和半导体封装件CH1至CH5的数字电源电压，并且传输数字信号。与之形成对照，在区域AAR示出的布线衬底SIP-B的布线层中的布线中的每一个主要用于供应用于操作半导体芯片CH中的高速接口电路的模拟电源电压，并且传输模拟信号。

在本说明书中，将在图2中当从上往下看物体时获得的视图将作为顶视图进行描述。当通过使用半导体芯片CH、半导体封装件CH1至CH5和布线衬底SIP-B作为参照来进行说明时，假设在其中在图2中从上方看半导体芯片CH和半导体封装件CH1至CH5中的每一个的第一主表面SAFC1以及布线衬底SIP-B的第一主表面SAFS1的情况与在其中从第一主表面(第一主表面)看物体的情况相对应，来进行说明。同样，假设在其中在图2中从下方看半导体芯片CH和半导体封装件CH1至CH5中的每一个的第二主表面SAFC2以及布线衬底SIP-B的第二主表面SAFS2的情况与在其中从第二主表面(第二主表面)看物体的情况相对应，来进行说明。

图3是示出了根据实施例的布线衬底SIP-B的截面的截面图。在图3中，TIS表示顶部绝缘膜，BIS表示底部绝缘膜，并且IS2至IS9中的每一个表示绝缘层。同样，ML1至ML10表示金属布线层(导电布线层)。简而言之，布线衬底SIP-B包括：顶部绝缘膜TIS、底部绝缘膜BIS、金属布线层ML1至ML10和绝缘层IS1至IS9。多个金属布线层ML1至ML10和多个绝缘膜IS1至IS9插入在顶部绝缘膜TIS与底部绝缘膜BIS之间。金属布线层ML1至ML10和绝缘层IS1至IS9交替地布置。换言之，金属布线层ML1至ML10和绝缘层IS1至IS9交替地堆叠。这在金属布线层ML1至ML10之间提供电隔离。布线衬底SIP-B的第一主表面SAFS1与顶部绝缘膜TIS侧相对应，而布线衬底SIP-B的第二主表面SAFS2与底部绝缘膜BIS侧相对应。

当设置在布线衬底SIP-B的第一主表面SAFS1之上的第一外部端子彼此连接时，开口设置在顶部绝缘膜TIS的预期部分中，并且形成有用作第一外部端子的电极，虽然在图3中未示出。而且，在绝缘膜IS1至IS9的预期层(一个或者多个层)的预期部分中，设置有开口。通过用金属填充设置的开口，将预期金属布线层电连接。因此，形成将第一外部端子彼此电连接的金属布线。同样，当设置在第一主表面SAFS1之上的第一外部端子与设置在第二主表面SAFS2之上的第二外部端子连接时，在顶部绝缘膜TIS和底部绝缘膜BIS的预期部分中，设置有开口，并且形成有用作第一外部端子和第二外部端子的电极。同样，在绝缘膜IS1至IS9的预期层(一个或者多个层)的预期部分中，设置有开口。通过用金属填充设置的开口，形成预期金属布线。这允许第一外部端子和第二外部端子彼此电连接。

从另一方面看，也可以考虑，当开口设置在顶部绝缘膜TIS和底部绝缘膜BIS中时，金属布线层的通过开口暴露出来的区域与第一外部端子和第二外部端子相对应。

在图1中示出的区域DAR中，例如，第二金属布线层和第四金属布线层ML2和ML4用作主要用于传输数字信号的布线，而余下的金属布线层ML1、ML3和ML5至ML10用作主要用于供应数字电源电压和接地电压的布线。与之形成对照，在图1中示出的区域AAR中，例如，第二金属布线层ML2用作主要用于传输高速接口信号的布线，而余下的金属布线层ML1和ML3至ML10用作主要用于供应模拟电源电压和接地电压的布线。

在本实施例中，布线衬底SIP-B通过将三个组合层堆叠在四层核心衬底的两个表面中的每一个之上而形成。当参照图3进行说明时，四层核心衬底由四个金属布线层ML4至ML7形成。在四个金属布线层ML4至ML7中，金属布线层ML4是顶部核心层，并且提供核心衬底的第一主表面，并且面朝用作第一主表面的金属布线层ML4的金属布线层ML7是底部核心层并且提供核心衬底的第二主表面。核心衬底是四层核心衬底，其中，两个金属布线层ML5和ML6插入在提供第一主表面(顶部核心层)的金属布线层ML4与提供第二主表面(底部核心层)的金属布线层ML7之间。

在提供四层核心衬底的第一主表面的金属布线层ML4之上，堆叠有三个组合层，而在提供四层核心衬底的第二主表面的金属布线层ML7之上，堆叠有三个组合层。在图3中，将堆叠在核心衬底的第一主表面之上的三个组合层示出为金属布线层ML3和ML1，并且将堆叠在核心衬底的第二主表面之上的三个组合层示出为金属布线层ML8至ML10。

核心层和组合层的加工精度取决于制造工艺。一般而言，组合层具有更高的加工精度，并且不需要使用厚且长的穿透通孔。为此，传输高速信号的高速信号线优选地通过使用组合层而形成。因此，在本实施例中，传输数字信号和高速接口信号中的信号线的每一个由第二金属布线层ML2形成作为组合层，虽然传输数字信号和高速接口信号的信号线不限于此。

<半导体芯片的配置(端子布置)>

图4是示出了根据实施例的半导体芯片的配置的平面图。在图4中，示出了包括微处理器和接口电路的半导体芯片CH的平面图。图4示出了当从第一主表面SAFC1看时布置在半导体芯片CH的第二主表面SAFC2之上的凸起电极。换言之，在图4中，凸起电极的在半导体芯片CH的第二主表面SAFC2之上的布置通过半导体芯片CH示出。

半导体芯片CH的第二主表面SAFC2具有四个侧面，EU、ED、ER和EL。即，第二主表面SAFC2由四个侧面围成。在它们之中，侧面EU和ED彼此平行延伸，并且侧面ER和EL也彼此平行延伸。侧面EU和ED与侧面ER和EL交叉。同样，在该图中，C-RU表示由彼此交叉的侧面EU和ER形成的角部，并且C-DR表示由彼此交叉的侧面ER和ED形成的角部。同样，C-LD表示由彼此交叉的侧面ED和EL形成的角部，并且C-UL表示由彼此交叉的侧面EL和EU形成的角部。

可以考虑，第二主表面SAFC2的侧面EU、ER、ED和EL示出了半导体芯片CH的相应侧面。同样，第二主表面SAFC2的角部C-RU、C-DR、C-LD和C-UL示出了半导体芯片CH的单独的角部。同样，如图4所示，当从第一主表面SAFC1看时，半导体芯片CH在平面图中具有四边形形状。

在半导体芯片CH的第二主表面SAFC2之上，多个凸起电极二维地(平面地)有规律地布置。在布置在第二主表面SAFC2之上的多个凸起电极中，二维地有规律地布置在第二主表面SAFC2的中心部分之上的凸起电极BD用作向其供应有数字电源电压的凸起电极。另一方面，沿着侧面EU、ED、ER和EL中的每一个布置的凸起电极用作用于传输/接收接口信号的凸起电极、和向其供应有用于接口电路的电源电压的凸起电极。换言之，在侧面中的每一个与向其供应有数字电源电压的凸起电极BD之间，布置有用于接口电路的凸起电极。为了避免复杂的图示，在图4中，作为代表，清晰地示出了向其供应有数字电源电压的9个凸起电极BD。应注意，在图4中示出的示例中，凸起电极布置在半导体芯片CH的第二主表面SAFC2的中心处，并且M-BD具体示出了布置在中心处的凸起电极。

半导体芯片CH包括作为接口电路的相互不同类型的多个接口电路。半导体芯片CH包括：例如，输出、输入、或者输入/输出来自微处理器的控制信号的数字信号接口电路；用于在微处理器与其它半导体封装件CH1至CH5之间的数据传输/接收的数字信号接口电路；高速接口电路等。

高速接口电路中的每一个包括差分电路，该差分电路用模拟电源电压进行操作。稍后将对高速接口电路的配置的一个示例进行描述。

在根据本实施例的半导体芯片CH中，数字信号接口电路的凸起电极沿着侧面EU、EL和ER中的每一个布置。同样，高速接口电路的凸起电极沿着侧面ED布置。在图4中，为了避免复杂的图示，未单独示出数字信号接口的凸起电极，但是将在其中布置有多个凸起电极的区域示出为端子(凸起电极)区域DF。同样，也未单独示出高速接口电路的凸起电极，但是将在其中布置有多个凸起电极的区域示出为端子(凸起电极)区域AF1至AF6和AF7-0至AF7-3。

在本实施例中，半导体芯片CH包括(作为高速接口电路)下文描述的6种类型的接口电路，虽然未具体地限制高速接口电路。即，半导体芯片CH包括(作为接口电路)通用串行总线(在下文中也称为USB)标准化接口电路和高清多媒体接口(在下文中也称为HDMI(注册商标))标准电路。半导体芯片CH也包括(作为接口电路)LVDS(低电压差分信令)技术接口电路、eSATA(外部串行ATA)技术接口电路、PCIe(PCI Express)标准化接口电路和MIPI-CSI标准化接口电路。

图4示出了如下这样的情况：在其中，与多个通道(多个沟道)相对应的接口电路被设置为MIPI-CSI标准化接口电路，与两个沟道相对应的接口电路被设置为USB标准化接口电路，并且与一个沟道相对应的接口电路被设置为余下的高速接口电路中的每一个。即，图4示出了如下这样的情况：在其中，半导体芯片CH具有在高速接口电路之中的多个MIPI-CSI标准化接口电路、在高速接口电路之中的两个USB标准化接口电路、以及相互不同类型的余下的高速接口电路。

在图4中，在端子区域AF1至AF6与AF7-0至AF7-3之中的端子区域AF1中，布置有与第一沟道USB标准化接口电路相对应的多个凸起电极。在端子区域AF2中，布置有与第二沟道USB标准化接口电路相对应的多个凸起电极。同样，在端子区域AF3中，布置有与PCIe标准化接口电路相对应的多个凸起电极。在端子区域SF4中，布置有与HDMI标准化接口电路相对应的多个凸起电极。在端子区域AF6中，布置有与LVDS技术接口电路相对应的多个凸起电极。

根据本实施例的半导体芯片CH具有四个MIPI-CSI标准化接口电路。如稍后将通过使用图5所描述的，在本实施例中，这四个MIPI-CIS标准化接口电路CSI0至CSI3布置成两对。即，将这四个MIPI-CSI标准化接口电路划分为：MIPI-CSI标准化接口电路CSI0和CSI2(第一电路和第二电路)，该MIPI-CSI标准化接口电路CSI0和CSI2布置为接近侧面ED；以及MIPI-CSI标准化接口电路CSI1和CSI3(第二电路和第四电路)，该MIPI-CSI标准化接口电路CSI1和CSI3布置为比MIPI-CSI标准化接口电路CSI0和CSI2更远离侧面ED。换言之，MIPI-CSI标准化接口电路CSI0和CSI2布置为比MIPI-CSI标准化接口电路CSI1和CSI3更接近侧面ED。

从另一方面看，当以侧面ED为参照时，接口电路布置在两个区中。在这种情况下，布置为接近侧面ED的接口电路CSI0和CSI2与第一区相对应。另一方面，布置为比接口电路CSI0和CSI2更接近半导体芯片的中心部分(或者布置为比接口电路CSI0和CSI2更远离侧面ED)的接口电路CSI1和CSI3与第二区相对应。

根据这些接口电路CSI0至CSI3的布置，与其相对应的凸起电极也布置在第二主表面SAFC2之上。即，与接口电路CSI0和CSI2相对应的凸起电极布置在位于接近侧面ED的端子区域AF7-0和AF7-2中。另一方面，与接口电路CSI1和CSI3相对应的凸起电极布置在端子区域AF7-1和AF7-3中，该端子区域AF7-1和AF7-3布置为比端子区域AF7-0和AF7-2远离侧面ED。从另一方面看，可以考虑，当以侧面ED为参照时，与MIPI-CSI标准化接口电路相对应的凸起电极也布置在两个区中。

即，与接口电路CSI0相对应的凸起电极布置在接近侧面ED的第一区端子区域AF7-0中，并且与接口电路CSI2相对应的凸起电极也布置在接近侧面ED的第一区端子区域AF7-2中。与之形成对照，与接口电路CSI1相对应的凸起电极布置在远离(背离)侧面ED的第二区端子区域AF7-1中，并且与接口电路CSI3相对应的凸起电极也布置在远离(背离)侧面ED的第二区端子区域AF7-3中。

这可以防止半导体芯片CH的侧面ED变得比在所有接口电路都沿着侧面ED布置的情况下更长。因此，能够抑制半导体芯片CH的尺寸增加。

应注意，根据本实施例的半导体芯片CH具有两个USB标准化接口电路。在半导体芯片CH中，这允许USB标准化接口电路替代MIPI-CSI标准化接口电路而设置在两个区中。然而，在USB 3.0标准和USB 2.0标准中，最大数据传送速度高于在MIPI-CSI标准中的数据传送速度。由于数据传送速度为高，与在其中MIPI-CSI接口电路设置在两个区中的情况相比，要求考虑传送数据等的信号线的放置。此外，为了操作满足USB 3.0标准、USB 2.0标准和USB 1.1标准的接口电路，需要符合单独标准的三种类型的模拟电源电压。与之形成对照，在MIPI-CSI标准化接口电路中，例如，仅仅一种类型的模拟电源电压便足够。因此，当MIPI-CSI标准化接口电路设置在布置在从侧面ED朝着半导体芯片CH的中心部分的方向上的两个区中时，模拟电源电压线的放置更容易。

为此，期望在两个区(多个区)中设置MIPI-CSI标准化接口电路，如图4所示。然而，在图4中，USB标准化接口电路也可以布置在多个区中。

在其中布置有与接口电路CSI0至CSI3相对应的凸起电极的端子区域AF7-0至AF7-3，布置在更接近四个角部C-RU、C-DR、C-LD和C-UL之中的角部C-LD的部分中。这可以改进在布线衬底SIP-B中的布线的自由度，如稍后将描述的。

<在半导体芯片中的配置(电路块)>

接下来，将对在半导体芯片CH中的配置进行描述。图5是示出了根据实施例的在半导体芯片CH中的配置的框图。半导体芯片CH包括多个电路块，但是在图5中，作为代表，仅仅示出了微处理器CPU和高速接口电路。

图5示意性地图示了当根据半导体芯片CH的真实布置从第一主表面SAFC1看半导体芯片CH时的电路块的布置。即，在图5中，根据接口电路的在半导体芯片CH中的真实布置来图示接下来要描述的接口电路。

在该图中，微处理器CPU根据存储在存储器(未示出)中的程序进行操作。在操作期间，微处理器CPU经由例如数字接口电路、在与数字接口电路相对应的端子区域DF(图4)中的凸起电极、和在布线层中的布线执行向半导体封装件CH1至CH5传输数据/从其接收数据，以执行预定处理。微处理器CPU也根据一个程序，经由高速接口电路和在与高速接口电路相对应的端子区域AF1至AF6和AF7-0至AF7-3(图4)中的凸起电极，执行向半导体器件SIP外部传输信号/从其接收信号。

在图5中，US1和US2表示USB标准化接口电路。接口电路US1是第一沟道USB标准化接口电路，并且接口电路US2是第二沟道USB标准化接口电路。在图5中，PCI表示PCIe标准化接口电路，SAT表示eSATA技术接口电路，并且HDM表示HDMI标准化接口电路。同样，LVDS表示LVDS技术接口电路，并且CSI0至CSI3表示MIPI-CSI标准化接口电路。接口电路CSI0至CSI3中的每一个是，例如，与多个通道相对应的MIPI-CSI标准化接口电路。

在图5中，接口电路LVDS和CSI0至CSI3的电路块示出为大于其它接口电路的电路块。然而，这是为了方便说明，并且在电路块之间的尺寸关系不限于此。

高速接口电路US1、US2、PCI、SAT、HDM、LVDS、CSI0和CSI2沿着半导体芯片CH的侧面ED布置。接口电路CSI1和CSI3也沿着半导体芯片CH的侧面ED布置，从而使得接口电路CSI0和CSI2插入在接口电路CSI1和CSI3与侧面ED之间。因此，接口电路CSI1和CSI3位于比接口电路CSI0和CSI2更远离侧面ED。即，当以侧面ED为参照时，接口电路CSI0至CSI3布置在两个区中。在接近在四个角部C-RU、C-DR、C-LD和C-UL之中的角部C-LD的区域中，接口电路CSI0至CSI3布置在两个区中。

这些接口电路US1、US2、PCI、SAT、HDM、LVDS和CSI0至CSI3具有输入或者输出，该输入或者输出与布置在图4中示出的对应的端子区域AF1至AF6和AF7-0至AF7-3中的凸起电极连接。

<高速接口电路的配置>

接下来，将对高速接口电路的配置进行描述。此处通过使用图6和图7对MIPI-CSI标准化接口电路的配置进行描述。图6是示出了与两个通道相对应的MIPI-CSI标准化接口电路CSI的配置的框图。图7是示出了与在图6中示出的MIPI-CSI标准化接口电路CSI相对应的凸起电极(端子)的布置的平面图。

首先，通过使用图6，将对MIPI-CSI标准化接口电路CSI进行说明。图6示出了仅仅单元电路部分CSI-U0、CSI-U1和CSI-UC作为MIPI-CSI标准化接口电路CSI的与凸起电极相对应的部分。来自这些单元电路部分CSI-U0、CSI-U1和CSI-UC的输出信号ON0、OP0、ON1、OP1、ONC和OPC供应至处理电路部分(未示出)。来自接口电路CSI的输出信号从处理电路部分供应至例如微处理器CPU。

单元电路部分CSI-U0、CSI-U1和CSI-UC具有相同的配置，虽然其配置未具体地限制。因此，作为代表，此处将对单元电路部分CSI-U1进行描述。在图6中，SA表示差分电路，并且LVCT表示电平转换电路。向差分电路SA供应一对差分信号(互补信号)N1和P1作为输入信号。差分电路SA具有根据参考信号REXT的值确定的特性。由差分电路SA放大的这对差分信号供应至电平转换电路LVCT。电平转换后的输出信号ON1和OP1供应至处理电路部分(未示出)。简而言之，单元电路部分CSI-U1接收这对差分信号N1和P1，并且输出与这对差分信号N1和P1相对应的电平转换后的输出信号ON1和OP1。

同样，单元电路部分CS1-U0接收这对差分信号N0和P0，并且输出与接收到的差分信号相对应的这对差分输出信号ON0和OP0。同样，单元电路部分CSI-UC接收这对差分时钟信号NC和PC，并且输出与这对差分时钟信号NC和PC相对应的一对差分输出时钟信号ONC和OPC。

向MIPI-CSI标准化接口电路CSI供应来自例如照相机的输出信号和时钟信号作为输入信号和时钟信号。例如，供应来自照相机的输出信号作为这对差分信号N1和P1，并且供应时钟信号作为一对差分时钟信号NC和PC。

处理电路部分(未示出)检索与这对差分输出时钟信号ONC和OPC同步的一对输出信号ON1和OP1，对其执行处理，并且将这对处理后的差分输出信号ON1和OP1供应至微处理器CPU。至此，已经通过使用与第二通道相对应的单元电路CSI-U1作为示例进行了说明，但是这也适用于与第一通道相对应的单元电路CSI-U0。

作为第一通道输入信号的这对差分信号N0和P0，经由在布线衬底SIP-B中的信号线，从半导体器件SIP外部(例如，照相机，未示出)供应至对应的凸起电极BDN0和BD-P0。同样，作为第二通道输入信号的这对差分信号N1和P1，也经由在布线衬底SIP-B中的信号线，从半导体器件SIP外部供应至对应的凸起电极BD-N1和BD-P1。作为时钟信号的这对差分时钟信号NC和PC，也经由在布线衬底SIP-B中的信号线，从半导体器件SIP外部供应至对应的凸起电极BD-NC和BD-PC。

利用在单元电路部分CSI-U0、CSI-U1和CSI-UC中的相应差分电路SA，连接凸起电极BD-Va、BD-Vs和BD-RE。凸起电极BD-Va是向其供应有模拟电源电压Va的模拟电源凸起电极(模拟电源端子)，并且从半导体器件SIP外部接收向其供应的模拟电源电压Va。凸起电极BD-Vs是向其供应有接地电源电压Vs的接地电源凸起电极(接地电源端子)。从半导体器件SIP外部向凸起电极BD-Vs供应接地电源电压Vs。在单元电路部分CSI-U0、CSI-U1和CSI-UC中的每一个中的差分电路SA通过将供应至模拟电源凸起电极BD-Va的模拟电源电压Va用作操作电压来进行操作。差分电路SA中的每一个具有基于供应至凸起电极BD-RE的参考信号REXT而设置的特性。

在单元电路部分CSI-U0、CSI-U1和CSI-UC中的电平转换电路LVCT的每一个与凸起电极BD-Vd和凸起电极BD-Vs连接。此处，凸起电极BD-Vd是数字电源凸起电极，从半导体器件SIP外部向该数字电源凸起电极供应数字电源电压Vd。电平转换电路LVCT中的每一个通过将供应至数字电源凸起电极BD-Vd的数字电源电压Vd用作操作电压来进行操作。在图6中示出的示例中，电平转换电路LVCT和差分电路BA与相同的凸起电极BD-Vs连接。然而，供应至电平转换电路LVCT和差分电路SA的电压不限于此。例如，也可能将数字接地电源电压供应至电平转换电路LVCT，并且将模拟接地电源电压供应至差分电路SA。

图8A和图8B中的每一个是示出了差分电路SA的配置的一个示例的电路图。

例如，如图8A所示，差分电路SA包括：一对差分晶体管(MOSFET)NT1和NT2、恒流电路IO和负载电路LD。接地电源电压Vs经由恒流电路IO供应至差分晶体管NT1和NT2的源极，而模拟电源电压Va经由负载电路LD供应至差分晶体管NT1和NT2的相应漏极。因此，产生并且输出与这对信号P1与N1之差相对应的信号/OUT1和OUT1。作为差分电路SA的另一示例，存在伪差分电路。在图8B中示出了伪差分电路的配置的一个示例。伪差分电路包括：一对反相电路IV1和IV2，这对反相电路IV1和IV2分别供应有接地电源电压Vs和模拟电源电压Va以用模拟电源电压Va进行操作。通过将这对差分信号P1和N1供应至反相器IV1和IV2，形成并且输出差分改变的输出信号/OUT1和OUT1。

通过将这对差分信号用作接口电路，可以基于信号之差来确定数据。这允许实施高速接口电路。即，在实施例中使用的接口电路是能够高速数据传送的高速接口电路。

在图5中示出的微处理器CPU包括逻辑电路，诸如与非(NAND)电路和或(OR)电路、PLL振荡电路等。这些电路用数字电源电压Vd进行操作。下面将以在图8C中示出的逻辑电路为例进行说明。向逻辑电路LCKT供应接地电源电压Vs和数字电源电压Vd。逻辑电路LCKT通过将数字电源供应电压Vd用作操作电压来进行操作。在通过使用在图8C中示出的示例进行的说明中，逻辑电路LCKT在单相输入信号in1至inp之间执行逻辑操作，并且输出逻辑操作的结果作为OUT。模拟电源电压Va经由在图6中示出的凸起电极VD-Va供应，而数字电源电压Vd经由在图6中示出的凸起电极BD-Vd供应。

在本说明书中，用于操作差分电路和PLL振荡电路的电源电压称为模拟电源电压，并且用于操作逻辑电路的电源电压称为数字电源电压。

图7示出了在图6中图示的凸起电极BD-Vd、BD-Vs、BD-Va、BD-N0、BD-P0、BD-N1、BD-P1、BD-NC和BD-PC的布置。图7示出了当从第一主表面SAFC1看第二主表面SAFC2时布置在半导体芯片CH的第二主表面SAFC2之上的凸起电极的布置。在图6中，将模拟电源电压凸起电极BD-Va、数字电源凸起电极BD-Vd和接地电源凸起电极BD-Vs中的每一个示出为一个凸起电极。然而，在本实施例中，上文提及的电源凸起电极中的每一个包括多个凸起电极。图7图示了根据其真实布置的在图6中示出的凸起电极的布置。

在图6中示出的接口电路CSI的凸起电极布置在半导体芯片CH的第二主表面SAFC2的一个端子区域CSI-BD中。端子区域CSI-BD在图7中用虚线示出，并且包括：侧面(区域侧面)CS-U和CS-D，该侧面(区域侧面)CS-U和CS-D彼此平行延伸；以及侧面(区域侧面)CS-R和CS-L，该侧面(区域侧面)CS-R和CS-L与侧面CS-U和CS-D交叉。侧面CS-R和CS-L也彼此平行延伸。因此，端子区域CSI-BD是由侧面CS-U、CS-D、CS-R和CS-L围成的区域，并且在平面图中具有四边形形状。

在图7中，凸起电极中的每一个用圆形标记示出。如在图7中的“说明注释”中所示，用圆形标记示出的凸起电极的每一个的功能由添加至圆形标记的线或者点示出。即，用厚水平实线绘制影线的圆形标记示出了数字电源凸起电极中的每一个。用水平实线绘制影线的圆形标记示出了模拟电源凸起电极中的每一个。用垂直实线绘制影线的圆形标记示出了接地电源凸起电极中的每一个。用朝右上的虚线绘制影线的圆形标记示出了信号凸起电极中的每一个。用实心的圆形标记示出了时钟信号凸起电极中的每一个。用点绘制影线的圆形标记示出了参考信号凸起电极。在图17中示出的注释(见“说明注释”)也在图6、图9、图12和图13中适用，除非另有具体的、明确的描述。在图10、图11、图13和图14中，布置在布线衬底SIP-B之上的外部端子也根据在图7中示出的注释来表示。

在图6中示出的接口电路CIS被形成，以覆盖在图7中示出的端子区域CSI-BD，虽然未具体地限制接口电路CSI的形成。即，接口电路CSI形成为：当从第一主表面SAFC1看时，与位于放置在第二主表面SAFC2中(更接近第一主表面SAFC1)的端子区域CSI-BD之上的区域重叠。

在端子区域CSI-BD中，凸起电极布置成Z字型图案。在布置成Z字型图案的凸起电极之中，多个数字电源凸起电极BD-Vd布置为接近并且沿着端子区域CSI-BD的侧面CS-U。换言之，多个数字电源凸起电极BD-Vd布置为接近并且沿着侧面CS-U以形成数字电源凸起电极行BD-Vd。

同样，沿着侧面CS-U，多个接地电源凸起电极BD-Vs布置为形成接地电源凸起电极行BD-Vs。在接地电源凸起电极行BD-Vs与侧面CS-U之间，插入有数字电源凸起电极行BD-Vd。即，在本实施例中，接地电源凸起电极行BD-Vs布置为比数字电源凸起电极行BD-Vd更远离侧面CS-U。

沿着侧面CS-U，接地电源凸起电极BD-Vs和模拟电源凸起电极BD-Va交替地布置。这些凸起电极形成凸起电极行BD-Vs:Va。同样，沿着侧面CS-U，模拟电源凸起电极BD-Va和接地电源凸起电极BD-Vs交替地布置。这些凸起电极形成凸起电极行BD-Va:Vs。

同样，沿着侧面CS-U，布置有向其供应有参考信号REXT的参考信号凸起电极BD-RE、向其供应有差分信号P1的信号凸起电极BD-P1、向其供应有时钟信号PC的时钟信号凸起电极BD-PC、和向其供应有差分信号P0的信号凸起电极BD-P0。这些凸起电极形成凸起电极行BD-RE:P。同样，沿着侧面CS-U，布置有向其供应有差分信号N1的信号凸起电极BD-N1、向其供应有时钟信号NC的时钟信号凸起电极BD-NC、和向其供应有差分信号N0的信号凸起电极BD-N0。这些凸起电极形成凸起电极行BD-N。如可以从图7看出，在端子区域CSI-BD中，凸起电极行BD-Vs:Va、凸起电极行BD-Va:Vs、凸起电极行BD-RE:P、和凸起电极BD-N按照离侧面CS-U的距离增加的顺序排列。

同样，在端子区域CSI-BD中，接近并且沿着侧面CS-L，布置有数字电源凸起电极Bd-Vd、接地电源凸起电极BD-Vs和参考信号凸起电极BD-RE。这些凸起电极形成参考信号凸起电极列BD-RE。同样，沿着侧面CS-L布置的三个凸起电极形成凸起电极列BD。在图7中，包括6个凸起电极列BD。

当根据凸起电极行看端子区域CSI-BD时，端子区域CSI-BD包括6个凸起电极行。最接近侧面CS-U的行是数字电源凸起电极行Bd-Vd。下一个最接近侧面CS-U的行是接地电源凸起电极行BD-Vs。当根据凸起电极列看端子区域CSI-BD时，端子区域CSI-BD包括6个凸起电极列。最接近侧面CS-L的列是参考信号凸起电极列BD-RE。

由此，端子区域CSI-BD具有如下这样的布置图案：在其中，数字电源凸起电极行BD-Vd和接地电源凸起电极行Vs布置为接近侧面CS-U，并且包括参考信号凸起电极BD-RE的参考信号凸起电极列BD-RE布置为接近侧面CS-L。

在图6中示出的接口电路CSI通过使用硬宏来配置，并且从在图7中示出的布置在端子区域CSI-BD中的凸起电极供应数字电源电压Vd、接地电源电压Vs、模拟电源电压Va、这两对差分信号、该对差分时钟信号、和参考信号。

在本实施例中，以在图6和图7中示出的接口电路CSI的电路配置和在端子区域CSI-B中的布置图案为参照。例如，当向在图6和图7中示出的参考接口电路CSI添加两个通道时，添加两个单元电路部分，该两个单元电路部分中的每一个具有与单元电路部分CSI-U1的配置相同的配置。在这种情况下，添加四个凸起电极BD(其在图7中示出的凸起电极列BD之中并且其不包括时钟信号凸起电极BD-PC和BD-NC)以与这两个添加的单元电路部分连接。

相反地，当从在图6和图7中示出的参考接口电路CSI减少通道时，例如，可以适当地去除在图6中示出的单元电路部分CSI-U1，并且可以适当地去除这两个凸起电极列BD(其在图7中示出的凸起电极列BD之中并且其不包括时钟信号凸起电极BD-PC和BD-NC)。不言自明的是，也可以能够将差分信号供应至信号凸起电极，而无需去除单元电路部分和凸起电极列。

在本实施例中，即使增加或者减少通道的数量，也能维持数字电源凸起电极行BD-Vd和接地电源凸起电极行Vs布置为接近侧面CS-U这一布置图案。而且，维持包括参考信号凸起电极BD-RE的参考信号凸起电极列BD-RE布置为接近侧面CS-L这一布置图案。

已经参照图7对行和列进行了说明，但是，不言自明的是，取决于观看的方向，行可以是列并且列可以是行。

<用于高速接口电路的凸起电极(端子)的布置>

图9是示出了与在图5中图示的MIPI-CSI标准化接口电路CSI0至CSI3连接的凸起电极的布置的平面图。图9是当从半导体芯片CH的第一主表面SAFC1看第二主表面SAFC2时的平面图。在该图中，在布置在第二主表面SAFC2之上的多个凸起电极之中，仅仅示出了与接口电路CSI0至CSI3连接的凸起电极，即，对应的凸起电极。

在图9中，虚线区域CSI0-BD是在其中布置有与接口电路CSI0相对应的凸起电极的端子区域，并且虚线区域CSI1-BD是在其中布置有与接口电路CSI1相对应的凸起电极的端子区域。同样，虚线区域CSI2-BD是在其中布置有与接口电路CSI2相对应的凸起电极的端子区域，并且虚线区域CSI3-BD是在其中布置有与接口电路CSI3相对应的凸起电极的端子区域。

在本实施例中，接口电路CSI0和CSI2中的每一个具有四个通道，并且接口电路CSI1和CSI3中的每一个具有两个通道，尽管未具体地限制其通道的数量。因此，接口电路CSI0和CSI2中的每一个包括：一个单元电路部分CSI-UC，该一个单元电路部分CSI-UC与差分时钟信号相对应；以及四个单元电路部分CSI-U0至CSI-U3，该四个单元电路部分CSI-U0至CSI-U3与CSI输入信号相对应。同样，接口电路CSI1和CSI3中的每一个包括：一个单元电路部分CSI-UC，该一个单元电路部分CSI-UC与差分时钟信号相对应；以及两个单元电路部分CSI-U0和CSI-U1，该两个单元电路部分CSI-U0和CSI-U1与CSI输入信号相对应。由于本文提及的单元电路部分CSI-UC和CSI-U0至CSI-U3中的每一个与在图6中图示的单元电路部分CSI-U1相同，所以省略对其的说明。

在端子区域CSI0-BD中，布置有与四个通道相对应的凸起电极。已经向在图7中图示并且以其为参照的端子区域CSI-BD添加有与两个通道相对应的凸起电极。

在图7中，电源电压和信号的附图标记和数字中的每一个以“BD-”开始。然而，在图9中，为了避免复杂的图示，从附图标记省略了“BD-”。即，在图9中，数字电源凸起电极中的每一个用Vd表示，接地电源凸起电极中的每一个用Vs表示，并且模拟电源凸起电极中的每一个用Va表示。

另一方面，与接口电路CSI0相对应的参考信号凸起电极用RE0表示，并且与接口电路CSI1相对应的参考信号凸起电极用RE1表示。同样，与接口电路CSI2相对应的参考信号凸起电极用RE2表示，并且与接口电路CSI3相对应的参考信号凸起电极用RE3表示。在本实施例中，为了允许差分电路SA的特性在相应接口电路中被单独设置，参考信号凸起电极布置为与接口电路中的每一个一一对应。

在端子区域CSI0-BD中，N00、P00至N03和P03表示向其供应有至通道的输入信号的信号凸起电极，并且向其供应有相应对的差分信号。另一方面，NC0和PC0表示时钟信号凸起电极，并且向其供应有一对差分时钟信号。与图7相比，图9具有添加至其的信号凸起电极N02、P02、N03和P03。这些凸起电极的添加的结果是，已经添加了包括这些凸起电极的凸起电极列DB。添加的凸起电极列BD不仅包括信号凸起电极，还包括数字电源凸起电极Vd、接地电源凸起电极Vs和模拟电源凸起电极Va。

布置在端子区域CSI0-BD中的凸起电极的数量大于在参考端子区域CSI-BD中的凸起电极的数量，但是沿着侧面CS-U布置的数字电源凸起电极行Vd包括数字电源凸起电极Vd。同样，沿着侧面CS-U布置的接地电源凸起电极行BD-Vs包括接地电源凸起电极Vs。同样，沿着侧面CS-L布置的参考信号凸起列BD-RE包括参考信号凸起电极RE0。

端子区域CSI1-BD具有通过相对于其侧面CS-U垂直地镜面反转参考端子区域CSI-BD(图7)而获得的布置。同样在端子区域CSI1-BD中，N10、P10至N11和P11也表示向其供应有至通道的输入信号的信号凸起电极，并且向其供应有相应对的差分信号。另一方面，NC1和PC1表示时钟信号凸起电极，并且向其供应有一对差分时钟信号。

由于参考端子区域CSI-BD已经相对于侧面CS-U镜面反转，所以端子区域CSI1-BD的侧面CS-U因此接近端子区域CSI0-BD的侧面CS-U。换言之，端子区域CSI1-BD定位为使端子区域CSI1-BD的侧面CS-D更远离端子区域CSI0-BD的侧面CS-U。由于端子区域CSI1-BD的侧面CS-U接近端子区域CSI0-BD的侧面CS-U，布置为接近端子CSI1-BD的侧面CS-U的数字电源凸起电极行BD-Vd因此接近布置为接近端子区域CSI0-BD的侧面CS-U的数字电源凸起电极行BD-Vd。同样，布置为接近端子区域CSI1-BD的侧面CS-U的接地电源凸起电极行BD-Vs因此接近布置为接近端子区域CSI0-BD的侧面CS-U的接地电源凸起电极行BD-Vs.

同样，由于参考端子区域CSI-BD已经相对于侧面CS-U垂直地镜面反转，所以端子区域CSI0-BD的侧面CS-L和端子区域CSI1-BD的侧面CS-L中的每一个面朝半导体芯片CH的侧面EL。即，沿着端子区域CSI0-BD的侧面CS-L布置的参考信号凸起电极列BD-RE和沿着端子区域CSI1-BD的侧面CS-L布置的参考信号凸起电极列BD-RE中的每一个面朝半导体芯片CH的侧面EL。

端子区域CSI2-BD具有通过相对于其侧面CS-L横向地镜面反转参考端子区域CSI-BD(图7)而获得的布置。此外，通道的数量从2变成4。从另一方面看，端子区域CSI2-BD也可以视为通过相对于侧面CS-L横向地镜面反转端子区域CSI0-BD而获得的区域。

同样在端子区域CSI2-BD中，N20、P20至N23和P23也表示向其供应有至通道的输入信号的信号凸起电极，并且供应有相应对的差分信号。另一方面，NC2和PC2是时钟信号凸起电极，并且向其供应有一对差分时钟信号。

由于参考端子区域CSI-BD已经相对于侧面CS-L镜面反转，端子区域CSI2-BD的侧面CS-L因此接近端子区域CSI0的侧面CS-L。换言之，端子区域CSI2-BD定位为使端子区域CSI2-BD的侧面CS-R更远离端子区域CSI0-BD的侧面CS-L。由于端子区域CSI2-BD的侧面CS-L接近端子区域CSI0-BD的侧面CS-L，布置为接近端子CSI2-BD的侧面CS-L的参考信号凸起电极列BD-RE因此接近布置为接近端子区域CSI0-BD的侧面CS-L的参考信号凸起电极列BD-RE。即，布置为接近端子区域CSI0-BD的侧面CS-L的参考信号凸起电极BD-RE0接近布置为接近端子区域CSI2-BD的侧面CS-L的参考信号凸起电极BD-RE2。

端子区域CSI3-BD具有通过相对于其侧面CS-U垂直地镜面反转参考端子CSI-BD(图7)并且相对于侧面CS-L进一步横向地镜面反转由此生成的布置而获得的布置。从另一方面看，端子区域CSI3-BD也可以视为通过相对于侧面CS-L横向地镜面反转端子区域CSI1-BD而获得的区域。

在端子区域CSI3-BD中，N30、P30至N31和P31表示向其供应有至通道的输入信号的信号凸起电极，并且向其供应有相应对的差分信号。另一方面，NC3和PC3表示时钟信号凸起电极，并且向其供应有一对差分时钟信号。

由于参考端子区域CSI-BD已经相对于侧面CS-L镜面反转，端子区域CSI3-BD的侧面CS-L因此接近端子区域CSI1-BD的侧面CS-L。换言之，端子区域CSI3-BD定位为使端子区域CSI3-BD的侧面CS-R更远离端子区域CSI1-BD的侧面CS-L。由于参考端子区域CSI-BD也已经相对于侧面CS-U镜面反转，端子区域CSI3-BD的侧面CS-U因此接近端子区域CSI0-BD和CSI2-BD中的每一个的侧面CS-U。

因此，在端子区域CSI3-BD中的数字电源凸起电极行BD-Vd和接地电源凸起电极行BD-Vs接近在端子区域CSI0-BD和CSI2-BD中的每一个中的数字电源凸起电极行BD-Vd和接地电源凸起电极行BD-Vs。此外，布置为接近端子区域CSI3-BD的侧面CS-L的参考信号凸起电极列BD-RE接近布置为接近端子区域CSI1-BD的侧面CS-L的参考信号凸起电极列BD-RE。即，布置为接近端子区域CSI1-BD的侧面CS-L的参考信号凸起电极BD-RE1接近布置为接近端子区域CSI3-BD的侧面CS-L的参考信号凸起电极BD-RE3。

因此，在半导体芯片CH的第二主表面SAFC2之上，在端子区域CSI0-BD至CSI3-BD中的每一个中的数字电源凸起电极行BD-Vd和接地电源凸起电极行BD-Vs彼此接近。同样，在半导体芯片CH的第二主表面SAFC2之上，在端子区域CSI0-BD至CSI3-BD中的相应参考信号凸起电极列BD-RE彼此接近。

<布线衬底SIP-B的总体布局>

图10是根据实施例的布线衬底SIP-B的平面图。图10是当从第一主表面SAFS1看布线衬底SIP-B时布线衬底SIP-B的平面图。

在图10中，SIP-U和SIP-D表示布线衬底SIP-B的侧面。侧面SIP-U和SIP-D彼此平行延伸。同样，SIP-R和SIP-L表示布线衬底SIP-B的侧面。侧面SIP-R和SIP-L彼此平行延伸，并且与侧面SIP-U和SIP-D交叉。可以考虑，布线衬底SIP-B的第一主表面SAFS1和第二主表面SAFS2由这些侧面SIP-U、SIP-D、SIP-R和SIP-L围成，并且在平面图中具有四边形形状。

如上文所描述的，在布线衬底SIP-B的第一主表面SAFS1和第二主表面SAFS2之上，分别形成有第一外部端子和第二外部端子。在图10中，在形成在第一主表面SAFS1之上的第一外部端子之中，与经由凸起形成在半导体芯片CH的第二主表面SAFC2(图4)之上的凸起电极连接的第一外部端子SB1用实线圆形标记示出。另一方面，布置在布线衬底SIP-B的第二主表面SAFS2之上的第二外部端子SB2用虚线圆形标记示出。

在图10中，用点划线示出的区域SAFS1-SB是布线衬底SIP-B的第一主表面SAFS1的区域。半导体芯片CH安装在布线衬底SIP-B之上，从而使第一主表面SAFS1面朝半导体芯片CH的在区域SAFS1-SB中的第二主表面SAFC2。此时，形成在用点划线示出的区域SAFS1-SB中的第一外部端子(圆形标记)，经由凸起与形成在半导体芯片CH的第二主表面SAFC2之上的对应凸起电极BD电连接。换言之，可以考虑，区域SAFS1-SB示出了在其中半导体芯片CH安装在布线衬底SIP-B的第一主表面SAFS1之上的位置。

应注意，半导体芯片CH安装为使得，在安装了半导体芯片CH时，半导体芯片CH的侧面EU(图4)面朝布线衬底SIP-B的侧面SIP-U，并且半导体芯片CH的侧面ED(图4)面朝布线衬底SIP-B的侧面SIP-D。此时，半导体芯片CH也安装为使得半导体芯片CH的侧面ER(图4)面朝布线衬底SIP-B的侧面SIP-R，并且半导体芯片CH的侧面EL(图4)面朝布线衬底SIP-B的侧面SIP-L。

在点划线区域SAFS1-SB中，多个第一外部端子SB1二维地(平面地)有规律地布置。在图10中，将布置在区域SAFS1-SB中的第一外部端子示出为用中空圆形标记示出的第一外部端子SB1、用以平行实线绘制影线的圆形标记示出的第一外部端子SB1-A1至SB-A5、以及以朝右上的斜线或者点绘制影线的圆形标记示出的第一外部端子SB1-I1至SB1-I5。此处，第一外部端子SB1-A1至SB1-A5是模拟电源第一外部端子，第一外部端子SB1-I1至SB1-I3和SB1-I5是信号第一外部端子，并且第一外部端子SB1-I4是参考信号第一外部端子。区域SAFS1-SB包括多个第一外部端子SB1，但是在图10中，举例说明，第一外部端子中的一个用附图标记SB1表示。

如在图4和图9中已经图示的，在半导体芯片CH的第二主表面SAFC2之上，与高速接口电路相对应的凸起电极沿着半导体芯片CH的第二主表面SAFC2的侧面ED布置。即，高速接口电路的信号凸起电极和模拟电源凸起电极接近并且沿着侧面ED布置。同样，如图9所示，信号凸起电极布置为比模拟电源凸起电极更接近侧面，虽然未具体地限制这些凸起电极的位置。

因此，信号第一外部端子SB1-I1至SB1-I5(包括参考信号第一外部端子)沿着区域SAFS1-SB的与半导体芯片CH的侧面ED相对应的下侧ED布置。同样，模拟电源第一外部端子SB1-A1至SB1-A5沿着区域SAFS1-SB的下侧ED布置，使得信号第一外部端子SB1-I1至SB1-I5插入在其之间。在半导体芯片CH安装在布线衬底SIP-B之上时，信号第一外部端子SB1-I1至SB1-I5经由凸起与沿着半导体芯片CH的侧面ED布置的信号凸起电极连接。同样，模拟电源第一外部端子SB1-A1至SB1-A5经由凸起与沿着半导体芯片CH的侧面ED布置的模拟电源凸起电极连接。同样，举例说明，示出的多个第一外部端子SB1中的一些与在图4中示出的凸起电极BD连接。因此，数字电源电压Vd和接地电源电压Vs经由第一外部端子SB1供应至在图4中的凸起电极BD。

在布线衬底SIP-B的第二主表面SAFS2之上，多个第二外部端子二维地(平面地)布置。在图7中示出的第二外部端子已经根据功能进行了分类并且围在区域中。在图10中，DF-SB表示在其中布置有与数字信号接口电路相对应的多个第二外部端子的第二外部端子区域。同样，在图10中，US1-SB、US2-SB1、US2-SB2、PCT-SB、SAT-SB、HDM-SB1、HDM-SB2、LV-SB和CS-SB表示在其中布置有用于高速接口电路的信号第二外部端子的第二外部端子区域。在图10中，用于高速接口电路的信号第二外部端子用朝右上方的斜线绘制影线的虚线圆形标志示出。图10图示了这两个信号第二外部端子SB2-I，该两个信号第二外部端子SB2-I布置在与高速接口电路相对应的第二外部端子区域US1-SB、US2-SB1、US2-SB2、PCI-SB、SAT-SB、HDM-SB1、HDM-SB2和LV-SB中的每一个中，以便示出第二外部端子区域US1-SB、US2-SB1、US2-SB2、PCI-SB、SAT-SB、HDM-SB1、HDM-SB2和LV-SB中的每一个包括多个第二外部端子。在第二外部端子区域CS-SB中，举例说明，示出了三个信号第二外部端子。不言自明的是，被包括在第二外部端子区域中的每一个中的信号第二外部端子的数量取决于接口电路的类型而变化。

被包括在第二外部端子区域DF-SB中的信号第二外部端子(未示出)与布置在图4中示出的端子区域DF中的凸起电极相对应。布置在第二外部端子区域US1-SB、US2-SB1、US2-SB2、PCI-SB、SAT-SB、HDM-SB1、HDM-SB2、LV-SB和CS-SB中的相应第二外部端子SB2-I与在图4中示出的端子区域AF-1至AF-6和AF7-0至AF7-3中的相应信号凸起电极相对应。在第二外部端子区域DF-SB、US1-SB、US2-SB1、US2-SB2、PCI-SB、SAT-SB、HDM-SB1、HDM-SB2、LV-SB和CS-SB中的相应信号第二外部端子SB2-I，经由在布线衬底SIP-B中的信号线与布置在区域SAFS1-SB中的第一外部端子电连接，并且经由第一外部端子与对应的凸起电极连接。

举例说明，图10示出了布置在第二外部端子区域CS-SB中的两个第二外部端子SB2-I经由信号线与第一外部端子SB1-I3和SB1-I5的电连接。第一外部端子SB1-I3和SB1-I5经由凸起与对应的凸起电极连接。同样，布置在其它第二外部端子区域中的每一个中的第二外部端子SB2-I，也经由放置在布线衬底SIP-B的适当的信号线与布置在区域SAFS1-SB中的信号第一外部端子电连接，并且与对应的凸起电极连接。

在图5中示出的USB标准化接口电路US2具有两个沟道，尽管未具体地限制USB标准化接口电路US2的沟道的数量。同样，为了方便图示，本文将对在其中HDMI标准化接口电路也具有两个沟道的情况进行描述。

来自在图5中示出的USB标准化接口电路US1的信号与布置在图4中示出的端子区域AF1中的凸起电极连接。布置在端子区域AF1中的凸起电极与布置在第二外部端子区域USB1-SB中的第二外部端子SB2-I连接。来自USB标准化接口电路USB2的第一沟道信号和第二沟道信号与在图4中示出的端子区域AF2中的凸起电极连接。在端子区域AF2中，第一沟道信号经由第一外部端子与在第二外部端子区域US2-SB1中的第二外部端子SB2-I连接，而第二沟道信号经由第一外部端子与在第二外部端子区域US2-SB2中的第二外部端子SB2-I连接。同样，来自在图5中示出的接口电路PCI的信号与在端子AF3中的凸起电极连接，并且经由第一外部端子与在第二外部端子区域PCI-SB中的第二外部端子SB2-I进一步连接。同样，来自接口电路SAT的信号与在端子AF4中的凸起电极连接，并且进一步经由第一外部端子与在第二外部端子区域SAT-SB中的第二外部端子SB2-I连接。

同样，来自在图5中示出的接口电路HDM的信号与在端子区域AF5中的凸起电极连接。第一沟道信号经由第一外部端子与在第二外部端子区域HDM-SB1中的第二外部端子SB2-I连接，而第二沟道信号经由第一外部端子与在第二外部端子区域HDM-SB2中的第二外部端子SB2-I连接。来自在图5中示出的接口电路LVDB的信号与在端子区域AF6中的凸起电极连接，并且进一步经由第一外部端子与在第二外部端子区域LV-SB中的第二外部端子SB2-I连接。

来自在图5中示出的接口电路CSI0的信号与在端子区域AF7-0中的信号凸起电极(在图9中的信号N00、P00至N03和P03)连接。时钟信号与在端子区域AF7-0中的时钟信号凸起电极(NC0和PC0)连接。参考信号与在端子区域AF7-0中的参考凸起电极(RE0)连接。同样，来自接口电路CSI1的信号与在端子区域AF7-1中的信号凸起电极(在图9中的N10、P10至N11和P11)连接。时钟信号与在端子区域AF7-1中的时钟信号凸起电极(NC1和PC1)连接。参考信号与在端子区域AF7-1中的参考凸起电极(RE1)连接。

同样，来自在图5中示出的接口电路CSI2的信号与在端子区域AF7-2中的信号凸起电极(在图9中的信号N20、P20至N23和P23)连接。时钟信号与在端子区域AF7-2中的时钟信号凸起电极(NC2和PC2)连接。参考信号与在端子区域AF7-2中的参考凸起电极(RE2)连接。同样，来自接口电路CSI3的信号与在端子区域AF7-3中的信号凸起电极(在图9中的N30、P30至N31和P31)连接。时钟信号与在端子区域AF7-3中的时钟信号凸起电极(NC3和PC3)连接。参考信号与在端子区域AF7-3中的参考凸起电极(RE3)连接。

在端子区域AF7-0至AF7-3中的相应信号凸起电极经由第一外部端子与布置在第二外部端子区域CS-SB中的第二外部端子SB2-I连接。同样，在端子区域AF7-0至AF7-3中的相应时钟信号凸起电极经由第一外部端子与布置在第二外部端子区域CS-SB中的第二外部端子SB2-I连接。

在本实施例中，沿着布线衬底SIP-B的侧面SIP-D、SIP-R和SIP-L中的一些，输出或者接收来自高速接口电路的信号的第二外部端子SB2-I布置为接近侧面中的每一个。这允许用户通过使用用户衬底UR-B(图2)容易地从半导体器件SIP接收信号或者从接口电路向半导体器件SIP传输信号。具体而言，可以通过使用较短布线来向高速接口电路传输具有高数据传送速度的信号或者从高速接口电路接收具有高数据传送速度的信号。

在图10中，RE-SB1、RE-SB2和RE-SB3表示在其中布置有从半导体器件SIP外部向其供应有参考电压或者参考信号的参考信号第二外部端子SB2-R的第二外部端子区域。在图10中，参考信号第二外部端子SB2-R用以点绘制影线的虚线圆形标记表示。参考信号第二外部端子SB2-R也经由在布线衬底中的适当的金属布线层，与在第一外部端子区域SAFS1-SB中的第一外部端子电连接。

举例说明，图10示出了在第一外部端子区域SAFS1-SB的第一外部端子SB1-I4与在第二外部端子区域RE-SB1中的第二外部端子SB2-R的连接。在图10中示出的第一外部端子SB1-I4与例如在图9中示出的参考信号凸起电极RE2连接。在第一外部端子区域SAFS1-SB中的第一外部端子SB1-I3与例如在图9中的信号凸起电极N03连接。在第一外部端子区域SAFS1-SB中的第一外部端子SB1-I5与例如在图9中的信号凸起电极N23连接。这使得接收通过差分电路SA供应至第二外部端子SB2-R的参考信号并且设置差分电路SA的特性。

在图10中，AV-SB表示第二外部端子区域，该第二外部端子区域包括向其中的每一个供应有用于操作高速接口电路的模拟电源电压的模拟电源第二外部端子(SB2-A1至SB2-A5)。在图10中，模拟电源第二外部端子用以平行实线绘制影线的虚线圆形标记示出。模拟电源第二外部端子经由在布线衬底SIP-B中的适当的电源电压线与在区域SAFS1-SB中的第一外部端子SB1-A1至SB1-A5电连接。举例说明，图10示出了模拟电源第二外部端子通过在布线衬底SIP-B中的电源电压线与布置在区域SAFS1-SB中的模拟电源第一外部端子SB1-A3的电连接。其它模拟电源第二外部端子也经由在布线衬底SIP-B中的电源电压线与在模拟电源第一外部端子SB1-A1至SB1-A5电连接。

通过将半导体芯片CH安装在区域SAFS1-SB之上，模拟电源第一外部端子SB1-A1至SB1-A5经由凸起与在半导体芯片CH中的高速接口电路的模拟电源电压凸起电极连接。在参照图9所描述的一个示例中，模拟电源电压第一外部端子SB1-A3与在图9中示出的模拟电源凸起电极BD-Va连接。因此，模拟电源电压Va供应至布置在第二外部端子区域AV-SB中的第二外部端子以供应至接口电路。

由此，在本实施例中，从其输出或者向其输入有来自高速接口电路的信号的信号第二外部端子、和向其供应有用于操作高速接口电路的模拟电源电压的模拟电源第二外部端子，在布线衬底SIP-B的第二主表面SAFS2之上彼此物理隔离。即，用于高速接口电路的信号第二外部端子、和供应用于操作高速接口电路的电源电压的模拟电源电压第二外部端子，不布置为接近彼此作为一组，而是布置为在布线衬底SIP-B的第二主表面SAFS2之上彼此隔离。

<布线衬底的详细布局>

图11是根据实施例的布线衬底SIP-B的平面图。图11二维地示出了当从第一主表面SAFS1看布线衬底SIP-B时的第二主表面SAFS2。即，图11是通过布线衬底SIP-B从第一主表面SAFS1看第二主表面SAFS2时的平面图。

在布线衬底SIP-B的第二主表面SAFS2之上，多个第二外部端子SB2二维地(平面地)形成以待布置。在本实施例中，第二主表面SAFS2划分为三个部分，尽管未具体地限制第二主表面SAFS2所划分的部分的数量。即，第二表面SAFS2划分为：位于第二主表面SAFS2的中心处的中心部分SAFS2-SB、位于以围绕中心部分SAFS2-SB的空白部分N-SB、和在空白部分N-SB与侧面SIP-U、SIP-D、SIP-R和SIP-L之间的第二外部端子部分。

布置在布线衬底SIP-B的第二主表面SAFS2之上的第二外部端子SB2与布置在用户衬底UR-B的第一主表面SAFU1之上的用户第一外部端子连接，如图1和图2所示。布置在中心部分SAFS2-SB之上的第二外部端子SB2用作向其供应有例如数字电源电压Vd和接地电源电压Vs的电源第二外部端子。即，当第二外部端子SB2与在用户衬底UR-B之上的用户第一外部端子连接时，数字电源电压Vd和接地电源电压Vs从用户第一外部端子供应至布置在中心部分SAFS2-SB之上的第二外部端子SB2。布置在中心部分SAFS2-SB之上的第二外部端子，经由在布线衬底SIP-B中的布置层中的任何一个，与数字电源第一外部端子和接地电源第一外部端子(在图10中的中空圆形标记)连接，该数字电源第一外部端子和接地电源第一外部端子在布置在区域SAFS1-SB中的第一外部端子之中并且在图10中进行了图示。因此，也从布置在中心部分SAFS2-SB之上的第二外部端子供应了数字电源电压和接地电源电压至半导体芯片CH。

在布置以围绕中心部分SAFS2-SB的空白部分N-SB之上，没有布置第二外部端子。在布线衬底SIP-B安装在用户衬底UR-B之上时，这消除了一需求，即，将用户第一外部端子和用户第二外部端子布置在用户衬底UR-B的面朝空白部分N-SB的第一主表面SAFU1和第二主表面SAFU2的区域之上。因此，能够将用户部件安装在面朝空白部分N-SB的区域之上，并且改进了用户的自由度。

在空白部分N-SB与布线衬底SIP-B的侧面SIP-U、SIP-D、SIP-R和SIP-L之间的第二外部端子部分之上，多个第二外部端子二维地布置。在布置在第二外部端子部分之上的多个第二外部端子之中，预定的第二外部端子形成第二外部端子区域DF-SB、US1-SB、US2-SB1、US2-SB2、PCI-SB、SAT-SB、HDM-SB1、HDM-SB2、LV-SB、CS-SB、AV-SB、和RE-SB1至RE-SB3。布置在第二外部端子部分之上的预定第二外部端子SB2用作供应数字电源电压和接地电源电压的第二外部端子。

应注意，在图11中，点划线示出了在半导体芯片CH安装在布线衬底SIP-B之上时半导体芯片CH的位置。

图11详细地示出了位于空白部分N-SB与布线衬底SIP-B的侧面SIP-D和SIP-L之间的第二外部端子部分。即，图11详细地示出了在图10中图示的第二外部端子区域LV-SB和C-SB。

第二外部端子区域CS-SB(图10)划分为第二外部端子区域CSI0-SB至CSI3-SB，该第二外部端子区域CSI0-SB至CSI3-SB分别与在图11中的MIPI-CSI标准化接口CSI0至CSI3相对应。换言之，分别与接口电路CSI0至CSI3相对应的四个第二外部端子区域CSI0-SB至CSI3-SB形成在图10中示出的第二外部端子区域CS-SB。

在图11中，将第二外部端子区域CSI0-SB至CSI3-SB中的每一个示出为用虚线围成的区域。在本实施例中，通过将布线衬底SIP-B的侧面SIP-L用作参照，将第二外部端子区域CSI0-SB至CSI3-SB划分为两对并且布置在两个区中。即，第二外部端子区域CSI0-SB和CSI2-SB配对并且布置为接近并且沿着布线衬底SIP-B的侧面SIP-L延伸。另一方面，第二外部端子区域CSI1-SB和CSI3-SB配对并且布置为沿着布线衬底SIP-B的侧面SIP-L延伸。第二外部端子区域CSI1-SB和CSI3-SB布置为使得，在第二外部端子区域CSI1-SB和CSI3-SB与侧面SIP-L之间，插入有第二外部端子区域CSI0-SB和CSI2-SB。换言之，第二外部端子区域CSI0-SB和CSI2-SB位于比第二外部端子区域CSI1-SB和CSI3-SB更接近侧面SIP-L。因此，当以侧面SIP-L为参照时，第二外部端子区域CSI0-SB和CSI2-SB用作第一区第二外部端子区域，并且第二外部端子区域CSI1-SB和CSI3-SB用作第二区外部端子区域。

在第二外部端子区域CSI0-SB之上，布置有：信号第二外部端子，该信号第二外部端子经由信号线(该信号线中的每一个由在布线衬底SIP-B中的布线层中的任何一个形成)与接口电路CSI0的信号凸起电极N00、P00至N03和P03(图9)连接；以及时钟信号第二外部端子，该时钟信号第二外部端子经由信号线(该信号线中的每一个由在布线衬底SIP-B中的布线层中的任何一个形成)与接口电路CSI0的时钟信号凸起电极NC0和PC0(图9)连接。另一方面，在第二外部端子区域CSI2-SB之上，布置有：信号第二外部端子，该第二信号外部端子经由信号线(该信号线中的每一个由在布线衬底SIP-B中的布线层中的任何一个形成)与接口电路CSI2的信号凸起电极N20、P20至N23和P23(图9)连接；以及时钟信号第二外部端子，该时钟信号第二外部端子经由信号线(该信号线中的每一个由在布线衬底SIP-B中的布线层中的任何一个形成)与接口电路CSI2的时钟信号凸起电极NC2和PC2(图9)连接。

同样，在第二外部端子区域CSI1-SB之上，布置有：信号第二外部端子，该信号第二外部端子经由信号线(该信号线中的每一个由在布线衬底SIP-B中的布线层中的任何一个形成)与接口电路CSI1的信号凸起电极N10、P10至N11和P11(图9)连接；以及时钟信号第二外部端子，该时钟信号第二外部端子经由信号线(该信号线中的每一个由在布线衬底SIP-B中的布线层中的任何一个形成)与接口电路CSI1的时钟信号凸起电极NC1和PC1(图9)连接。另一方面，在第二外部端子区域CSI3-SB之上，布置有：信号第二外部端子，该第二信号外部端子经由信号线(该信号线中的每一个由在布线衬底SIP-B中的布线层中的任何一个形成)与接口电路CSI3的信号凸起电极N30和P30(图9)连接；以及时钟信号第二外部端子，该时钟信号第二外部端子经由信号线(该信号线中的每一个由在布线衬底SIP-B中的布线层中的任何一个形成)与接口电路CSI3的时钟信号凸起电极NC3和PC3(图9)连接。

在图11中，在布置在第二外部端子区域CSI0-SB至CSI3-SB之上的第二外部端子中，用由朝右上的斜线绘制影线的圆形标记示出的是与信号凸起电极连接的第二外部端子，并且用实心的圆形标记示出的是与时钟信号凸起电极连接的第二外部端子。在图11中，为了避免复杂的图示，仅仅布置在第二外部端子区域CSI0-SB之上的与接口电路CSI0凸起电极连接的第二外部端子用附图标记表示。布置在第二外部端子区域CSI1-SB至CSI3-SB之上的其它第二外部端子省略了附图标记。

接下来，通过将与接口电路CSI0相对应的第二外部端子区域CSI0-SB用作一个示例，对第二外部端子的在第二外部端子区域之上的布置进行描述。在第二外部端子区域CSI0-SB之上，第二外部端子SB2二维地布置成5行和2列。在第二外部端子区域CSI0-SB的中部(第三行)中，布置有时钟信号第二外部端子NC0-SB和PC0-SB。在图11中，在时钟信号第二外部端子NC0-SB和PC0-SB周围，信号第二外部端子布置在时钟信号第二外部端子NC0-SB和PC0-SB上方和下方的行中。

布置在中间行中的时钟信号第二外部端子NC0-SB和PC0-SB，经由信号线(该信号线中的每一个由布线层中的任何一个形成)，与在图9中示出的在端子区域CSI0-BD中的时钟信号凸起电极NC0和PC0连接。在图11中，布置在时钟信号第二外部端子NC0-SB和PC0-SB下方的行中的信号第二外部端子N00-SB和P00-SB，经由在布线层中的信号线，与在图9中示出的在端子区域CSI0-BD中的信号凸起电极N00和P00连接。布置在时钟信号第二外部端子NC0-SB和PC0-SB上方的行中的信号第二外部端子N01-SB和P01-SB，经由在布线层中的信号线，与在图9中示出的在端子区域CSI0-BD中的信号凸起电极N01和P01连接。

同样，布置在信号第二外部端子N00-SB和P00-SB下方的行中的信号第二外部端子N02-SB和P02-SB与在图9中示出的在端子区域CSI0-BD中的信号凸起电极N02和P02连接。布置在信号第二外部端子N01-SB和P01-SB上方的行中的信号第二外部端子N03-SB和P03-SB，与在图9中示出的在端子区域CSI0-BD中的信号凸起电极N03和P03连接。

在第二外部端子区域CSI1-SB和CSI2-SB中的每一个中，时钟信号第二外部端子也布置在中间行中，并且信号第二外部端子布置在中间行上方和下方的行中。布置在第二外部端子区域CSI1-SB和CSI2-SB中的每一个之上的时钟信号第二外部端子，与在图9中的在对应端子区域CSI1-BD或者CSI2-BD中的时钟信号凸起电极NC1、PC1、NC2和PC2连接。同样，布置在时钟信号第二外部端子上方和下方的行中的、在第二外部端子区域CSI1-SB和CSI2-SB中的每一个中的信号第二外部端子，与在对应端子区域CSI1-BD或者CSI2-BD中的信号凸起电极连接。

在本实施例中，第二外部端子区域CSI3-SB仅仅使用一个通道。即，第二外部端子区域CSI3-SB包括仅仅该对时钟信号第二外部端子和该对信号第二外部端子。布置在第二外部端子区域CSI3之上的这对时钟信号第二外部端子与在图9中示出的在端子区域CSI3-BD中的时钟信号凸起电极NC3和PC3连接。布置在第二外部端子区域CSI3之上的这对信号第二外部端子与在图9中示出的在端子区域CSI3-BD中的信号凸起电极N30和P30连接。不言自明的是，也可以能够将这对信号第二外部端子布置在第二外部端子区域CSI3-SB之上，并且将这对信号第二外部端子与在图9中示出的凸起电极N31和P31连接，以提供两个通道。

在图11中，用虚线围成的第二外部端子区域RE-SB1与在图10中示出的第二外部端子区域RE-SB1相对应。在本实施例中，确定在图5中示出的MIPI-CSI标准化接口电路CSI0至CSI3的相应特性的参考信号，从用户衬底UR-B供应至布置在第二外部端子区域RE-SB1中的第二外部端子。在图11中，用点绘制影线的圆形标记示出了布置在第二外部端子区域RE-SB1之上的第二外部端子，以清楚地示出布置在第二外部端子区域RE-SB1之上的第二外部端子是参考信号第二外部端子。

在本实施例中，与接口电路CSI0的差分电路连接的参考信号凸起电极RE0(图9)，经由在布线层中的任何一个中的信号线，与布置在第二外部端子区域RE-SB1中的参考信号第二外部端子RE0-SB连接。同样，与接口电路CSI1的差分电路连接的参考信号凸起电极RE1(图9)，经由在布线层中的任何一个中的信号线，与布置在第二外部端子区域RE-SB1中的参考信号第二外部端子RE1-SB连接。与接口电路CSI2的差分电路连接的参考信号凸起电极RE2(图9)，经由在布线层中的任何一个中的信号线，与布置在第二外部端子区域RE-SB1中的参考信号第二外部端子RE2-SB连接。同样，与接口电路CSI3的差分电路连接的参考信号凸起电极RE3(图9)，经由在布线层中的任何一个中的信号线，与布置在第二外部端子区域RE-SB1中的参考信号第二外部端子RE3-SB连接。

在图11中，LV0-SB和LV1-SB表示向其供应有来自在图5中示出的接口电路LVDS的信号和时钟信号的第二外部端子区域。与来自接口电路CSI0至CSI3的信号和时钟信号相似，来自接口电路LVDS的信号和时钟信号也供应至布置在半导体芯片CH的第二主表面SAFC2之上的预定凸起电极。供应至预定凸起电极的信号和时钟信号，经由在布线衬底SIP-B之上的预定第一外部端子和在其中的信号线，供应至布置在第二外部端子区域LV0-SB和LV1-SB1中的第二外部端子。在图10中，将与接口电路LVDS相对应的第二外部端子区域LV-SB示出为一个区域。然而，与接口电路CSI0至CSI3相对应的第二外部端子区域CS-BS相似，第二外部端子LV-SB包括在两个区中的第二外部端子区域LV0-SB和LV1-SB。

在第二外部端子区域LV0-SB和LV1-SB中，用朝右下的斜线绘制影线的圆形标记示出了从接口电路LVDS(图5)向其供应有信号的信号第二外部端子NV0、PV0至NV3、和PV3。用实心的圆形标记示出的第二外部端子是从接口电路LVDS向其供应有时钟信号的时钟信号第二外部端子NVC和PVC。

在本实施例中，第二外部端子区域LV0-SB接近并且沿着侧面SIP-L布置。第二外部端子区域LV1-SB也沿着侧面SIP-L布置，但是，在第二外部端子区域LV1-SB与侧面SIP-L之间，第二外部端子区域LV0-SB的部分面积区域和第二外部端子区域CSI0-SB的部分面积区域被放置为以便插入在其间。即，当以侧面SIP-L为参照时，第二外部端子区域LV0-SB与第一区相对应，并且第二外部端子区域LV1-SB与第二区相对应。换言之，第二外部端子区域LV1-SB布置为比第二外部端子区域LV0-SB更远离侧面SIP-L。

在图11中，向其供应有差分时钟信号对的时钟信号第二外部端子NVC和PVC布置在布置为接近侧面SIP-L的第二外部端子区域LV0-SB中的最上面的行中。在时钟信号第二外部端子NVC和PVC下方，布置有向其供应有该对差分信号的信号第二外部端子NV0和PV0，并且在其下方布置有向其供应有该对差分信号的信号第二外部端子NV2和PV2。在布置为比第二外部端子区域LV0-SB更远离侧面SIP-L的第二外部端子区域LV1-SB中，向其供应有该对差分信号的信号第二外部端子NV3和PV3布置在一行中。在信号第二外部端子NV3和PV3的行下方的行中，布置有向其供应有该对差分信号的信号第二外部端子NV1和PV1。

在图11中，用平行垂直线绘制影线的圆形标记示出了在布线衬底SIP-B安装在用户衬底UR-B之上时向其供应有接地电源电压的接地电源第二外部端子的各个示例。同样，在图11中，举例说明，多个中空圆形标记示出了布置在第二主表面SAFS2之上的第二外部端子，以便示出多个第二外部端子布置在布线衬底SIP-B的第二主表面SAFS2之上。

在本实施例中，当以布线衬底SIP-B的侧面SIP-L为参照时，与MIPI-CSI标准化接口电路CSI0至CSI3相对应的第二外部端子区域CSI0-SB至CSI3-SB划分为两对并且布置在两个区中。同样，与LVDS技术接口电路LVDS相对应的第二外部端子区域也划分为两个外部端子区域LV0-SB和LV1-SB并且布置在两个区中。可以考虑，第一区第二外部端子区域(CSI0-SB、CSI2-SB和LV0-SB)和第二区第二外部端子区域(CSI1-SB、CSI3-SB和LV1-SB)在从侧面SIP-L朝着布线衬底SIP-B的中心部分或者在其中安装有半导体芯片CH(在图11中的点划线)的区域的方向上按照该顺序布置。换言之，第一区第二外部端子区域布置为比第二区外部端子区域更接近侧面SIP-L。

在本实施例中，如参照图5所描述的，接口电路CSI0至CSI3布置为接近在半导体芯片CH的四个角部之中的角部C-LD。因此，与接口电路CSI0至CSI3相对应的端子区域CSI0-BD至CSI3-BD也布置为接近在四个角部之中的角部C-LD。

在半导体芯片CH安装在布线衬底SIP-B之上时从其第一主表面SAFC1看半导体芯片CH的情况下，可以考虑，将在布线衬底SIP-B中的与半导体芯片CH的侧面ED交叉的信号线与信号凸起电极、时钟信号凸起电极和参考信号凸起电极连接(每个布置在端子区域CSI0-SB至CSI3-SB之上)，从而使得信号从第二外部端子区域CSI0-SB至CSI3-SB传输至与侧面ED交叉的信号线。然而，由于端子区域CSI0-SB至CSI3-BD在从侧面ED朝着半导体芯片CH的中心的方向上布置在两个区中，所以可以想象得到与侧面ED交叉的信号线的数量可以增加，由此导致难以放置所有的信号线。例如，可以考虑形成与相互不同的布线层的侧面ED交叉的信号线。然而，在这种情况下，由于在布线衬底SIP-B的各个层或者信号线的交叉的变化，可以想象得到信号质量的降低。

在本实施例中，布置在两个区中的端子区域CSI0-BD至CSI3-BD布置为接近角部CLD。因此，通过使用例如与侧面ED交叉的信号线，信号供应至在第一区端子区域CSI0-BD和CSI2-BD中的信号凸起电极、时钟信号凸起电极和参考信号凸起电极，并且，通过使用与侧面EL交叉的信号线，信号供应至在第二区端子区域CSI1-BD和CSI3-BD之上的信号凸起电极、时钟信号凸起电极和参考信号凸起电极。这可以减少与侧面ED交叉的信号线的数量，并且由此改进信号质量。不言自明的，也可能能够通过使用与侧面EL交叉的信号线，将信号供应至在第二区端子区域CSI1-BD和CSI3-BD中的信号凸起电极、时钟信号凸起电极和参考信号凸起电极中的一些。由此，通过将布置在两个区中的端子区域布置为接近角部，能够改进在布线衬底SIP-B中的布线的自由度。

为了方便用户，与接口电路相对应的第二外部端子区域优选地沿着布线衬底SIP-B的侧面SIP-U、SIP-D和SIP-R布置。另一方面，作为布线衬底SIP-B的尺寸增加的结果，布线衬底SIP-B的制造成本增加。在本实施例中，与接口电路CSI0至CSI3和LVDS相对应的第二外部端子区域布置在布线衬底SIP-B的两个区中，这增加了接口电路的数量。因此，即使第二外部端子区域的数量增加，也能够抑制布线衬底SIP-B的侧面延长，并且抑制布线衬底的尺寸增加。这可以抑制布线衬底的制造成本的增加。

同样，在本实施例中，与相应接口电路CSI0至CSI3相对应，第二外部端子区域CSI0-SB至CSI3-SB沿着布线衬底SIP-B的侧面SIP-L布置在两个区中。因此，通过使用例如形成在用户衬底UR-B的预定布线层中的信号线，信号可以供应至接口电路CSI0和CSI2的布置为接近侧面SIP-L的相应通道。此时，通过使用利用与上文描述的预定布线层不同的布线层而形成的信号线，信号可以供应至接口电路CSI1和CSI3的布置为背离侧面SIP-L的相应通道。这允许用户将接口电路作为单元来处理，并且可以改进方便性。

<在布线衬底中的电源线>

图12是根据实施例的半导体器件SIP的平面图。图12是当从半导体芯片CH的第一主表面SAFC1看在其中半导体芯片CH安装在布线衬底SIP-B之上的半导体器件SIP时的平面图。在该图中，图示了布置在半导体芯片CH的第二主表面SAFC2之上的凸起电极、和在布线衬底SIP-B中的数字电源电压线和接地电源电压线。

图12示出了凸起电极的在端子区域CSI0-BD至CSI3-BD之上的布置。在图12中示出的凸起电极的布置与已经在图9中图示了的凸起电极的布置相同。因此，省略了针对在端子区域CSI0-BD至CSI3-BD之上的凸起电极的布置的说明。同样，为了避免复杂的图示，在图12中省略了在图9中示出的附图标记。应注意，按照与图9中相同的方式，在图12中，在其中表示有凸起电极的格式也基于在图7中图示的“说明注释”。

在图12中，实线Vd-L表示数字电源电压线，该数字电源电压线由在布线衬底SIP-B中的预定导电布线层形成。点划线Vs-L1和Vs-L2表示接地电源电压线，该接地电源电压线由在布线衬底SIP-B中的预定导电布线层形成。例如，预定导电布线层是在图3中示出的第一层金属布线层ML1。

当从第一主表面SAFC1看时，数字电源电压线Vd-L包括区域(电源电压线区域)Vd-L0至Vd-L3，该区域Vd-L0至Vd-L3与相应端子区域CSI0-BD至CSI3-BD重叠。同样，接地电源电压线Vs-L1包括区域(接地电源电压线区域)Vs-L10和Vs-L12，该区域Vs-L10和Vs-L12与端子区域CSI0-BD和CSI2-BD重叠。同样，接地电源电压线Vs-L2包括区域(接地电源电压线区域)Vs-L21和Vs-L23，该区域Vs-L21和Vs-L23与端子区域CSI1-BD和CSI3-BD重叠。

数字电源电压线Vd-L放置为使得在相应端子区域CSI0-BD至CSI3-BD中的数字电源凸起电极行Bd-Vd(图9)与数字电源电压线Vd-L的数字电源电压线区域Vd-L0至Vd-L3重叠。同样，接地电源电压线Vs-L1和Vs-L2放置为使得在相应端子区域CSI0-BD至CSI3-BD中的接地电源凸起电极行Bd-Vs(图9)与接地电源电压线Vs-L1和Vs-L2的接地电源电压线区域Vs-L10、Vs-L12、Vs-L21和Vs-L23重叠。

在半导体芯片CH安装在布线衬底SIP-B之上时，开口设置在顶部绝缘膜TIS(图3)的预定部分中。布置在数字电源凸起电极行VD-Vd中的相应数字电源凸起电极Vd(图9)与在电源电压线区域Vd-L0至Vd-L3中的数字电源电压线Vd-L电连接。同样，包括接地电源凸起电极Vs(图9)的布置在接地电源凸起电极行BD-Vs中的接地电源凸起电极Vs，与在接地电源电压线区域Vs-L10、Vs-L12、Vs-L121和Vs-L123中的接地电源电压线Vs-L1和Vs-L2电连接。

虽然在图12中未图示，但是模拟电源凸起电极、信号凸起电极、参考信号凸起电极和时钟信号凸起电极，也通过设置在顶部绝缘膜TIS中的开口与信号线连接，该信号线由适当的导电布线层形成。

在图12中，用附图标记Vd-SB2表示的大虚线圆形标记示出了数字电源第二外部端子Vd-SB2，该数字电源第二外部端子Vd-SB2布置在布线衬底SIP-B的第二主表面SAFS2之上。用附图标记Vs-SB2表示的虚线大圆形标记示出了接地电源第二外部端子Vs-SB2，该接地电源第二外部端子Vs-SB2布置在布线衬底SIP-B的第二主表面SAFS2之上。由第一金属布线层ML1形成的数字电源电压线Vd-L，经由通孔与布置在例如数字电源电压线Vd-L(区域Vd-L0和Vd-L2)正下方的数字电源第二外部端子Vd-SB2电连接。同样，由第一金属布线层ML1形成的接地电源电压线Vs-L1和Vs-L2，经由通孔与例如布置在接地电源电压线Vs-L(区域Vs-L10和Vs-L12)正下方的接地电源第二外部端子Vs-SB2电连接。

在本实施例中，与端子布置CSI1-BD和CSI3-BD重叠的数字电源电压线区域接近端子布置CSI0-BD和CSI2-BD。另一方面，与端子布置CSI0-BD和CSI2-BD重叠的数字电源电压线区域接近端子布置CSI1-BD和CSI3-BD。即，供应用于操作接口电路CSI0和CSI2的数字电源电压Vd的数字电源电压线、和供应用于操作接口电路CSI1和CSI3的数字电源电压Vd的数字电源电压线，放置为在布线衬底SIP-B中彼此接近。

同样，与端子布置CSI1-BD和CSI3-BD重叠的接地电源电压线区域接近端子布置CSI0-BD和CSI2-BD。另一方面，与端子布置CSI0-BD和CSI2-BD重叠的接地电源电压线区域接近端子布置CSI1-BD和CSI3-BD。即，将接地电压供应至接口电路CSI0和CSI2的接地电源电压线、和将接地电压供应至接口电路CSI1和CSI3的接地电源电压线，放置为在布线衬底SIP-B中彼此接近。

因此，能够将数字电源第二外部端子Vd-SB2和接地电源第二外部端子Vs-SB2紧密布置在布线衬底SIP-B的第二主表面SAFS2之上。通过紧密布置数字电源第二外部端子Vd-SB2和接地电源第二外部端子Vs-SB2，在半导体器件SIP安装在用户衬底UR-B之上时，能够将第二外部端子Vd-SB2和Vs-SB2与在用户衬底UR-B的第一主表面SAFU1之上的强电源线有效地连接。

而且，由于能够缩短在端子区域CSI0-BD至CSI3-BD之上的相应电压焊盘电极Vd与第二外部端子Vd-SB2之间的路径和在端子区域CSI0-BD至CSI3-BD之上的相应接地焊盘电极Vs与第二外部端子Vs-SB2之间的路径，所以可以减小寄生电感。

在图12中，例如，将布置在端子区域CSI0-BD之上的多个凸起电极视为第一端子，并且将布置在端子区域CSI1-BD之上的多个凸起电极视为第二端子。在这种情况下，第一端子与接口电路CSI0(第一电路)连接，并且第二端子与接口电路CSI1(第二电路)连接。第一端子和第二端子根据在图7中示出的参照图案(布置图案)来布置。即使添加了修改，诸如，添加/去除通道以及/或者镜面反转，只要电源凸起电极行BD-Vd和BD-Vs和包括参考信号凸起电极的列接近并且沿着端子区域的彼此交叉的侧面布置，便能获得相同的布置图案。因此，在端子区域CSI0-BD之上的凸起电极和在端子区域CSI1-BD之上的凸起电极包括相同的布置图案。

接口电路CSI0布置为比接口电路CSI1更接近半导体芯片CH的侧面ED(第一侧)。同样，端子区域CSI0-BD布置为比端子区域CSI1-BD更接近侧面ED。在其中接口CSI0接近接口CSI1的面积区域中，即，在其中端子区域CSI0接近端子区域CSI1的面积区域中，第一电源线Vd-L(Vd-L0)和Vs-L1(Vs-L10)形成在布线层中，如图12所示。而且，在其中接口CSI1接近接口CSI0的面积区域中，即，在其中端子区域CSI1接近端子区域CSI0的面积区域中，第二电源线Vd-L(Vd-L1)和Vs-L2(Vs-L21)形成在布线层中，如图12所示。在这种情况下，布置在端子区域CSI0之上的凸起电极Vd和Vs是从电源线(Vd-L0)和(Vs-L10)向其供应有电源电压的凸起电极(第一电源端子)。布置在端子区域CSI1-BD之上的凸起电极Vd和Vs是从电源线(Vd-L1)和(Vs-L21)向其供应有电源电压的凸起电极(第二电源端子)。

同样，在图12中，布置在端子区域CSI2-BD之上的多个凸起电极视为第三端子，并且布置在端子区域CSI3-BD之上的多个凸起电极视为第四端子。在这种情况下，第三端子与接口电路CSI2(第三电路)连接，并且第四端子与接口电路CSI3(第四电路)连接。第三端子和第四端子根据在图7中示出的参照图案(布置图案)来布置。因此，在端子区域CSI2-BD之上的凸起电极和在端子区域CSI3-BD之上的凸起电极包括相同的布置图案。

接口电路CSI2布置为比接口电路CSI3更接近半导体芯片CH的侧面ED(第一侧)。同样，端子区域CSI2-BD布置为比端子区域CSI3-BD更接近侧面ED。在其中接口CSI2接近接口CSI3的面积区域中，即，在其中端子区域CSI2接近端子区域CSI3的面积区域中，第一电源线Vd-L(Vd-L2)和Vs-L1(Vs-L12)形成在布线层中，如图12所示。同样，在其中接口CSI3接近接口CSI2的面积区域中，即，在其中端子区域CSI3接近端子区域CSI2的面积区域中，第二电源线Vd-L(Vd-L3)和Vs-L2(Vs-L23)形成在布线层中，如图12所示。在这种情况下，布置在端子区域CSI2之上的凸起电极Vd和Vs是向其从电源线(Vd-L2)和(Vs-L12)供应有电源电压的凸起电极(第三电源端子)。布置在端子区域CSI3-BD之上的凸起电极Vd和Vs是向其从电源线(Vd-L3)和(Vs-L23)供应有电源电压的凸起电极(第四电源端子)。

在图12中，布置在端子区域CSI2-BD之上的凸起电极视为通过镜面反转布置在端子区域CSI0-BD之上的凸起电极而获得的那些凸起电极。因此，凸起电极的在端子区域CSI0-BD之上的布置图案和凸起电极的在端子区域CSI2-BD之上的布置图案可以视为相同的布置图案。同样，凸起电极的在端子区域CSI1-BD之上的布置图案和凸起电极的在端子区域CSI3-BD之上的布置图案可以视为相同的布置图案。

在本实施例中，在图5中示出的接口电路CSI0-CSI3中的每一个由硬宏配置，并且具有相同的功能，即，MIPI-CSI标准化接口的功能。

如图9所示，端子区域CSI0-BD至CSI3-BD中的每一个具有侧面CS-U、CS-D、CS-R和CS-L。下面将描述在侧面CS-U、CS-D、CS-R和CS-L与半导体芯片CH的侧面之间的关系。端子区域CSI0-BD至CSI3-BD中的每一个的侧面CS-U和CS-D面朝半导体芯片CH的侧面EU和ED，并且与侧面EU和ED平行延伸。而且，端子区域CSI0-BD至CSI3-BD中的每一个的侧面CS-U和CS-D与半导体芯片CH的侧面EU和ED平行延伸。而且，端子区域CSI0-BD至CSI3-BD中的每一个的侧面CS-L和CS-R与半导体芯片CH的侧面EL和ER平行延伸。

<参考信号的屏蔽>

图13是示意性示出了端子区域CSI0-BD至CSI3-BD与第二外部端子区域CSI0-SB、CSI2-SB和RE-SB1的连接的平面图。图13是在其中半导体芯片CH安装在布线衬底SIP-B之上的状态下从半导体芯片CH的第一主表面SAFC1看半导体器件SIP时的示意性平面图。该图具体地示出了将半导体芯片CH的第二主表面SAFC2的端子区域CIS0-BD至CIS3-BD与布线衬底SIP-B的第二主表面SAFS2的第二外部端子区域CSI0-SB、CSI2-SB和RE-SB1连接的信号线。

在图13中，为了图示更简单，仅仅示出了布置在端子区域CIS0-BD至CIS3-BD中的一些凸起电极和布置在第二外部端子区域CSI0-SB和CSI2-SB中的一些第二外部端子。即，在端子区域CIS0-BD至CIS3-BD中的每一个之上，布置有多个凸起电极，如图9所示。然而，图13仅仅示出了参考信号凸起电极RE0至RE3、向其每一对供应有一对差分信号的信号凸起电极N03和P03、N11和P11、N23和P23、以及N31和P31、以及接地电源凸起电极Vs。同样，在第二外部端子区域CSI0-SB和CSI2-SB中的每一个之上，布置有多个第二外部端子，如图11所示。然而，图13仅仅示出了在图11中图示的这些第二外部端子中的信号第二外部端子N03-SB和P03-SB和信号第二外部端子N23-SB和P23-SB，并且向其每一对从半导体器件SIP外部供应了一对差分信号。

半导体芯片CH安装在布线衬底SIP-B之上，并且与半导体芯片的凸起电极连接，并且与布置在布线衬底SIP-B的第一主表面SAFS1之上的第一外部端子连接。因而，分别布置在端子区域CSI0-BD至CSI3-BD之上的参考信号凸起电极RE0至RE3，与在布置在布线衬底SIP-B的第二主表面SAFS2之上的第二外部端子区域RE-SB1中的第二外部端子RE0-SB至RE3-SB连接。参考信号从半导体器件SIP外部供应至布置在第二外部端子区域RE-SB1中的第二外部端子RE0-SB至RE3-SB，以设置包括在接口电路CSI0至CSI3中的相应差分电路SA(图6)的特性。

布置在端子区域CSI0-BD之上的信号凸起电极N03和P03，经由在布线衬底SIP-B中的信号线与布置在对应第二外部端子区域CSI0-SB中的信号第二外部端子N03-SB和P03-SB连接。同样，布置在端子区域CSI2-BD之上的信号凸起电极N23和P23，经由在布线衬底SIP-B中的信号线与布置在对应第二外部端子区域CSI2-SB中的信号第二外部端子N23-SB和P23-SB连接。同样，布置在端子区域CSI1-BD之上的信号凸起电极N11和P11，经由在布线衬底SIP-B中的信号线与布置在对应第二外部端子区域CSI1-SB中的信号第二外部端子连接，尽管在图13中未示出。同样，布置在端子区域CSI3-BD之上的信号凸起电极N31和P31，经由在布线衬底SIP-B中的信号线与布置在对应第二外部端子区域CSI3-SB中的信号第二外部端子连接，尽管未示出。

在本实施例中，布置在端子区域CSI1-BD和CSI3-BD中的接地电源凸起电极Vs，经由在布线衬底SIP-B中的接地电源电压线与向其供应有接地电源电压Vs的接地电源第二外部端子Vs-SB2连接。

在本实施例中，与参考信号凸起电极RE0至RE3相对应的相应第一外部端子，即，经由凸起与参考信号凸起电极RE0至RE3连接的第一外部端子(在图10中示出的示例中的第一外部端子SB1-I4)，与由在布线层中的第二金属布线层ML2(图3)形成的信号线RE0-L2至RE3-L2连接。信号线RE0-L2至RE3-L2延伸至第二外部端子区域RE-SB1附近。在第二外部端子区域RE-SB1的附近中，开口CN设置在层间绝缘膜(例如，在图3中的IS2)中，并且经由开口CN，信号线RE0-L2至RE3-L2与由除了第二金属布线层之外的金属布线层形成的信号线RE0-L至RE3-L(点划线)电连接。信号线RE0-L至RE3-L与布置在第二外部端子区域RE-SB1中的参考信号第二外部端子RE0-SB至RE3-SB电连接。

同样，与信号凸起电极N03、P03、N23和P23相对应的相应第一外部端子，即，经由凸起与参考信号凸起电极N03、P03、N23和P23连接的第一外部端子(在图10中示出的示例中的第一外部端子SB1-I3和SB1-I5)，与由在布线层中的第二金属布线层ML2(图3)形成的信号线N03-L2、P03-L2、N23-L2和P23-L2连接。信号线N03-L2、P03-L2、N23-L2和P23-L2延伸至第二外部端子区域CSI0-SB至CSI2-SB的附近。在第二外部端子区域CSI0-SB和CSI2-SB的附近中，开口CN设置在层间绝缘膜(例如，在图3中的IS2)中，并且经由开口CN，信号线N03-L2、P03-L2、N23-L2和P23-L2与信号线N03-L、P03-L、N23-L和P23-L(点划线)(每个由除了第二金属布线层之外的金属布线层形成)连接。信号线N03-L、P03-L、N23-L和P23-L与布置在第二外部端子区域CSI0-SB和CSI2-SB中的信号第二外部端子N03-SB、P03-SB、N23-SB和P23-SB电连接。

在端子区域CSI0-BD至CSI3-BD中的其它信号凸起电极也与对应信号第二外部端子电连接，与信号凸起电极N03、P03、N23和P23类似。

在本实施例中，与布置在端子区域CSI3-BD之上的接地电源凸起电极Vs和与布置在端子区域CSI1-BD之上的接地电源凸起电极Vs相对应的相应第一外部端子，与接地电源线Vs-PL1和Vs-PL2(厚实线)(每个由在布线层中的第二金属布线层ML2形成，图3)连接。接地电源线Vs-PL1和Vs-PL2延伸至例如第二外部端子区域RE-SB1的附近。在第二外部端子区域RE-SB1的附近中，开口CN设置在层间绝缘膜(例如，在图3中的LS2)中，并且经由开口CN，接地电源线Vs-PL1和Vs-PL2与由除了第二金属布线层之外的金属布线层形成的接地电源线(厚点划线)电连接。接地电源线与布置为接近第二外部端子区域RE-SB1的接地电源第二外部端子Vs-SB2电连接。

虽然图13是示意性地，但是信号线RE0-L2至RE3-L2、N03-L2、P03-L2、N23-L2和P23-L2、以及接地电源线Vs-PL1和Vs-PL2的布置根据其真实布置进行图示。即，当从半导体芯片CH的第一主表面SAFC1看第二金属布线层ML2时，接地电源线Vs-PL1和Vs-PL2(第一电压线和第二电压线)放置在信号线N03-L2、P03-L2、N23-L2和P23-L2(其传输差分信号对)与信号线RE0-L2至RE3-L2(其传输参考信号)之间。换言之，当在平面图中看在第二金属布线层ML2中的信号线和接地电源线时，传输参考信号的信号线插入在供应接地电源电压(预定电压)的接地电源线之间，以便与传输差分信号的信号线隔离。在这种情况下，在供应接地电源电压的接地电源线Vs-PL1与Vs-PL2之间，仅仅放置了传输参考信号的信号线，并且没有放置传输信号诸如差分信号的信号线。

因此，即使差分信号改变，也能够防止参考信号改变。即，传输参考信号的信号线由接地电源线Vs-PL1和Vs-PL2屏蔽。

而且，在本实施例中，当从半导体芯片CH的第一主表面SAFC1看时，在第一金属布线层ML1中，接地电源线形成在与传输参考信号的信号线RE0-L2至RE3-L2重叠的区域中。在第三金属布线层ML3中，接地电源线也形成在与传输参考信号的信号线RE0-L2至RE3-L2重叠的区域中。利用接地电源线，接地电源第二外部端子Vs-SB2连接以向其供应接地电源。由此，传输参考信号的信号线RE0-L2至RE3-L2也通过信号从上层和下层的改变而屏蔽。

为了改进图示的清楚性，用点划线示出的信号线和接地电源线在图13中较长地图示。然而，由于开口CN位于如上文所描述的第二外部端子区域的附近中，所以用点划线示出的信号线和接地电源线实际上更短。

在本实施例中，在端子区域CSI0-BD至CSI3-BD中的每一个中，其中布置有参考信号凸起电极的参考信号凸起电极列BD-RE接近彼此。因此，参考信号凸起电极RE0至RE3紧密地布置在半导体芯片CH的第二主表面SAFC2之上。因此，能够将传输参考信号的信号线RE0-L2至RE3-L2在布线衬底SIPB中彼此接近放置。这允许信号线RE0-L2至RE3-L2共同地放置在两个接地电源线Vs-PL1与Vs-PL2之间。因此，能够在防止接口电路的特性改变的同时，防止布线衬底SIP-B的尺寸增加。

应注意，在图13中示出的示例中，接地电源线Vs-PL1和Vs-PL2与布置在端子区域CSI1-BD和CSI3-BD之上的接地电源凸起电极Vs连接。然而，接地电源线Vs-PL1和Vs-PL2的连接关系不限于此。

<接口电路LVDS>

图14是示意性示出了端子区域LV0-SB和LV1-SB与半导体芯片CH的连接的平面图。图14是当在其中半导体芯片CH安装在布线衬底SIP-B之上的状态下从半导体芯片CH的第一主表面SAFC1看半导体器件SIP时的示意性平面图。在附图中，具体地图示了在形成在半导体芯片CH中的接口电路LVDS与信号第二外部端子之间的信号线、和在布线衬底SIP-B的第二外部端子区域LV0-SB和LV1-SB中的时钟信号第二外部端子。

在本实施例中，如图11所示，与接口电路LVDS相对应的第二外部端子区域布置在两个区中，该两个区基于布线衬底SIP-B的侧面SIP-L布置在朝着布线衬底SIP-B的中心部分(内部分)的方向上。在图11中示出的示例中，两对信号第二外部端子NV0和PV0、和NVC和PVC布置在第二外部端子区域LV0-SB之上。然而，在图14中，为了改进图示的清楚性，省略了这对信号第二外部端子NV1和PV1。

与形成在半导体芯片CH中的接口电路LVDS相对应的凸起电极，与在布线衬底SIP-B的第一主表面SAFS1之上的对应第一外部端子连接。与接口电路LVDS的凸起电极连接的第一外部端子，通过开口与由第二金属布线层形成的信号线连接。信号线通过位于第二外部端子区域LV0-SB和LV1-SB的附近中的开口并且经由另一金属布线层形成的信号线，与布置在对应第二外部端子区域LV0-SB和LV1-SB中的时钟信号第二外部端子PVC和NVC、和信号第二外部端子PV0、NV0、PV1、NV1、PV3和NV3电连接。

在图14中，在将接口电路LVDS与第二外部端子PV0、NV0、PV1、NV1、PV3和NV3连接的信号线中，由第二金属布线层ML2形成的那些信号线用PVC-L2、NVC-L2、PV0-L2、NV0-L2、PV1-L2、NV1-L2、PV3-L2和NV3-L2表示。即，在传输时钟信号的信号线中，由第二进行布线层ML2形成的那些信号线用PVC-L2和NVC-L2表示。同样，在传输三对差分信号的信号线中，由第二金属布线层ML2形成的那些信号线用PV0-L2、NV0-L2、PV1-L2、NV1-L2、PV3-L2和NV3-L2表示。

图14是示意性视图，但是由第二金属布线层ML2形成的信号线PVC-L2、NVC-L2、PV0-L2、NV0-L2、PV1-L2、NV1-L2、PV3-L2和NV3-L2根据真实信号线PVC-L2、NVC-L2、PV0-L2、NV0-L2、PV1-L2、NV1-L2、PV3-L2和NV3-L2进行图示。

将接口电路LVDS与时钟信号第二外部端子PVC和NVC连接的信号线PVC-L2和NVC-L2放置为使得将接口电路LVDS与时钟信号第二外部端子PVC和NVC线性连接。同样，将接口电路LVDS与信号第二外部端子PV0和NV0连接的信号线PV0-L2和NV0-L2也放置为使得将接口电路LVDS与信号第二外部端子PV0和NV0线性连接。与之形成对照，将接口电路LVDS与信号第二外部端子PV1、NV1、PV3和NV连接的信号线PV1-L2、NV1-L2、PV3-L2和NV3-L2中的每一个包括弯回部分CT。即，信号线PV1-L2、NV1-L2、PV3-L2和NV3-L2中的每一个延伸通过弯回部分以将接口电路与信号第二外部端子连接。

当从半导体芯片CH的第一主表面SAFC1看时，信号第二外部端子PV1、NV1、PV3和NV3布置为比其中布置有信号第二外部端子PV0和NV0、和时钟信号第二外部端子PVC和NVC的第二外部端子区域LV0-SB更接近半导体芯片CH。因此，当信号线PV1-L2、NV1-L2、PV3-L2和NV3-L2与信号线PV0-L2、NV0-L2、PVC-L2和NVC-L2相似地线性放置时，从而通过在所传输的信号中的信号线引起的相应延迟变得基本上相同。例如，当考虑其中例如差分信号与时钟信号同步地从接口电路LVDS输出至第二外部端子的情况时，在时钟信号在时钟信号第二外部端子PVC和NVC处改变之前的时候，信号在第二外部端子PV1、NV1、PV3和NV3处改变。

与之形成对照，在本实施例中，信号线PV1-L2、NV1-L2、PV3-L2和NV3-L2中的每一个具有弯回部分CT。这允许信号在第二外部端子PV1、NV1、PV3和NV3处改变的时间延迟。因此，即使与接口电路LVDS相对应的第二外部端子布置在两个区中，能够根据时钟信号在时钟信号第二外部端子PVC和NVC处改变，来允许信号在第二外部端子PV0、NV0、PV1、NV1、PV3和NV3处改变，并且减少错误操作的发生。

应注意，供应至参考信号第二外部端子RE0-SB至RE3-SB的参考信号是静态信号，其不随着时间的流逝而改变。例如，通过在用户衬底UR-B的第二主表面SAFU2中提供与相应参考信号第二外部端子RE0-SB至RE3-SB相对应的电阻元件，在半导体衬底CH或者用户衬底UR-B之上生成用于电阻元件中的每一个的偏置电流，并且将偏置电流供应至电阻元件中的每一个，而形成有参考信号。通过执行如图13中图示的屏蔽，能够抑制静态信号波动，并且抑制尺寸增加。

虽然至此已经基于发明的实施例对本发明人实现的本发明进行了具体地描述，但是本发明不限于前述实施例。应该理解的是，可以在不脱离本发明的主旨的范围内，对本发明做出各种改变和修改。例如，安装在布线衬底SIP-B之上的CH1至CH5已经通过使用半导体封装件作为示例进行描述，但是也可以是与CH相似的半导体芯片。