半导体器件的制作方法

本实用新型涉及半导体领域，具体地说，涉及诸如场效应晶体管的半导体器件。

背景技术：

金属氧化物半导体场效应晶体管(“MOSFET”)是常见类型的功率开关器件。MOSFET器件包括源极区、漏极区、在源极区和漏极区之间延伸的沟道区以及邻近沟道区提供的栅极结构。栅极结构包括邻近沟道区设置并且通过薄的介电层与沟道区分离的导电栅极电极层。

当MOSFET器件处于导通状态时，将电压施加到栅极结构以在源极区和漏极区之间形成导电沟道区，该导电沟道区允许电流流过该器件。在截止状态中，施加到栅极结构的任何电压都足够低以使得导电沟道不形成，并且因此电流流动不发生。在截止状态中，器件可支撑源极区和漏极区之间的高电压。

两个主要的参数影响着高电压MOSFET开关的市场：击穿电压(BVdss)和导通状态电阻(Rdson)。击穿电压是这样的电压，即在该电压下反向偏置的体漂移二极管击穿，并且在栅极和源极被短接到一起的同时有显著的电流开始在源极和漏极之间流动。导通状态电阻是各种电阻之和，所述各种电阻可包括(但不限于)以下各项中的一项或多项：源极扩散电阻、沟道电阻、累积电阻、漂移区电阻，以及衬底电阻。对于具体应用，通常需要最小击穿电压，并且设计者将以导通状态电阻为代价满足击穿电压要求。这种性能的折衷是对高电压功率开关器件的制造商和使用者的主要设计挑战。

最近，超结器件已得到普及以改善击穿电压和导通状态电阻之间的折衷。然而，在制造超结器件方面仍存在显著挑战。具体地讲，提供快速反向恢复并且针对既定正向电流提供小的正向电压，同时在不引入复杂性和成本的情况下防止其他电参数的劣化仍然是一个挑战。

技术实现要素：

根据本实用新型的一个方面，提供一种半导体器件，包括限定主表面的半导体衬底。所述器件还包括至少包含具有第一导电类型的第一柱的第一区域，该第一区域相对于主表面以垂直取向延伸。所述器件还包括具有第一导电类型的第二区域。第一柱具有比第二区域更高的掺杂浓度。所述器件还包括耦接到第二区域的肖特基接触。

本实用新型的上述半导体器件的任何单独实施例可以进一步包含下列技术特征中的任何一项或多项：第二区域可包括具有第一导电类型的外延。所述器件还可包括耦接到第一柱和第二区域的具有第一导电类型的第三区域。第一区域还可包括具有第二导电类型的第二柱，第一导电类型与第二导电类型相反。所述器件还可包括具有第二导电类型的第四区域，并且第二柱可具有比第四区域更低的掺杂浓度。所述器件还可包括耦接到第四区域的欧姆接触。多晶硅填充的栅极沟槽可就水平方向而言位于第一柱和肖特基接触之间。肖特基接触可水平可就水平方向而言位于两个多晶硅填充的栅极沟槽之间，并且第二区域可对两个多晶硅填充的栅极沟槽进行划分。所述器件可为局部电荷平衡超结场效应晶体管的部分。肖特基接触的肖特基势垒可为0.4eV或更小。第一区域还可包括具有第二导电类型的第二柱，第一导电类型与第二导电类型相反。所述器件还可包括具有第二导电类型的第四区域，第二柱具有比第四区域更低的掺杂浓度。所述肖特基接触可耦接到第四区域以及第二区域。

根据本实用新型的另一个方面，提供一种形成半导体器件的方法，包括提供限定主表面的半导体衬底。所述方法还包括形成至少包括具有第一导电类型的第一柱的第一区域，该第一区域相对于主表面以垂直取向延伸。所述方法还包括形成具有第一导电类型的第二区域，第一柱具有比第二区域更高的掺杂浓度。所述方法还包括形成耦接到第二区域的肖特基接触。

本实用新型的上述形成半导体器件的方法的任何单独实施例可以进一步包含下列技术特征中的任何一项或多项：形成第二区域可包括使用具有第一导电类型的外延形成所述第二区域。所述方法还可包括形成耦接到第一柱和第二区域的具有第一导电类型的第三区域。所述方法还可包括在第一区域中形成具有第二导电类型的第二柱，第一导电类型与第二导电类型相反。所述方法还可包括形成具有第二导电类型的第四区域，第二柱具有比第四区域更低的掺杂浓度。所述方法还可包括形成耦接到第四区域的欧姆接触。所述方法还可包括形成多晶硅填充的栅极沟槽。多晶硅填充的栅极沟槽可在完全形成的器件中就水平方向而言位于第一柱和肖特基接触之间。所述方法还可包括形成两个多晶硅填充的栅极沟槽。肖特基接触可在完全形成的器件中就水平方向而言位于两个多晶硅填充的栅极沟槽之间。第二区域可在完全形成的器件中对两个多晶硅填充的栅极沟槽进行划分。所述方法还可包括形成包括该器件的局部电荷平衡超结场效应晶体管。

根据本实用新型的一个方面，提供一种半导体器件，包括限定主表面的半导体衬底。所述器件还包括至少包含具有第一导电类型的第一柱和具有第二导电类型的第二柱的第一区域，该第一区域相对于主表面以垂直取向延伸。第一导电类型与第二导电类型相反。所述器件还包括具有第一导电类型的第二区域。第二区域具有比第一柱更高的掺杂浓度。

本实用新型的上述半导体器件的任何单独实施例可以进一步包含下列技术特征中的任何一项或多项：所述器件还可包括具有第二导电性的第三区域，该第三区域具有比第二柱更高的掺杂浓度。所述器件还可包括阻挡第二区域和第三区域的第四区域，该第四区域包含自对准多晶硅化物。

本实用新型的上述半导体器件的任何单独实施例可以进一步包含下列技术特征中的任何一项或多项：所述器件还可包括多晶硅填充的沟槽，其中第四区域中断多晶硅填充的沟槽的连续性。所述器件可为三维器件。所述器件可为局部电荷平衡超结场效应晶体管的部分。

附图说明

因此，本文公开了用于具有集成肖特基接触的场效应晶体管的系统和方法。在附图中：

图1为能够容纳集成肖特基接触的示例性半导体器件的横截面的局部视图；

图2为能够容纳集成肖特基接触的示例性半导体器件的横截面的局部视图；

图3A-图12B为在制造的各个阶段中的示例性半导体器件的横截面的局部视图，这些视图示出了形成具有集成肖特基接触的器件的方法；

图13为能够容纳集成肖特基接触的示例性半导体器件的局部等轴视图；并且

图14为能够容纳集成肖特基接触的示例性半导体器件的局部等轴视图。

具体实施方式

应当理解，附图中给定的具体实施方案以及对它们的详细描述并不限制本公开。相反，这些实施方案和详细描述为本领域技术人员提供了识别替代形式、等价形式和修改形式的基础，这些替代形式、等价形式和修改形式与给定实施方案中的一个或多个一起被包含在所附权利要求书的范围内。

符号和命名

在下面的说明书和权利要求书中通篇使用某些术语来指代特定的系统部件和构造。如本领域技术人员将理解的，公司可能利用不同的名称来指代一个部件。本文献并非意于在名称不同而功能相同的部件之间作出区分。在下面的讨论中以及在权利要求书中，术语“具有”和“包括”以开放形式使用，并且因此，这些术语应被解释成意指“包括但不限于…”。另外，术语“耦接”或“耦接”意指间接或直接的电连接或物理连接。因此，在各种实施方案中，如果第一器件耦接到第二器件，则该连接可能是通过直接电连接、通过经由其他器件和连接的间接电连接、通过直接物理连接，或者通过经由其他器件和连接的间接物理连接来实现的。

具有集成肖特基接触的场效应晶体管(“FET”)提供了快速反向恢复，针对既定正向电流提供了小的正向电压，并且同时在不向FET的制造或操作引入复杂性和成本的情况下防止了其他电参数(BVdss、sRon、Qg、Qgd、Qrr、Trr等)的劣化。集成肖特基接触还减小了同步整流中的体二极管导电损耗，这与离子辐射工艺相反。

对于UltiMOS技术(或任何其他局部电荷平衡技术)使用肖特基结构也不增加复杂性或成本。另外，具有相对较低掺杂的N-外延(在至少一个实施方案中，大约10¹⁴cm^-3的掺杂)能够实现具有非常低的肖特基势垒的肖特基接触的制造：0.4eV，而不是0.6-0.7eV。肖特基势垒是在金属半导体结处形成的针对电子的电势能量势垒。肖特基势垒具有适合用作二极管的整流特性。图1和图2示出了集成肖特基接触连同周围结构。

图1为构建在水平衬底(未示出)上的半导体器件100的局部视图。衬底可具有各种构造，例如，体硅构造或绝缘体上硅(“SOI”)构造，其包括体硅层、掩埋绝缘层和有源层，其中半导体器件形成在有源层中以及有源层上方。衬底也可由除硅之外的材料制成。

本文所用的命名“N”和“P”分别是指负导电类型和正导电类型，但是可在适当情况下使所述相反类型发生反转。器件100包括N外延层102、N链路层103、肖特基接触104、低掺杂N层105、P柱106、N柱107、氧化物层108、P体109、欧姆接触110、高掺杂P+区112以及多晶硅填充的栅极沟槽116。

N柱107相对于衬底以垂直取向延伸，并且具有比低掺杂N层105更高的掺杂浓度，该低掺杂N层可包括N外延。在至少一个实施方案中，对于N区和P区两者，低掺杂区具有大约10¹⁴cm^-3的浓度。然而，可使用掺杂浓度的任何组合，只要高掺杂区具有比低掺杂区更高的掺杂浓度即可。

肖特基接触104耦接到低掺杂N层105，并且肖特基势垒可为0.4eV或更小。照此，肖特基接触104不耦接到N+体阱或P体阱。可包含磷的高能量N链路层102耦接到N柱107和低掺杂N层105，从而在肖特基接触104和N+衬底之间提供导电路径。具体地讲，所述导电路径包括肖特基接触104、低掺杂N层105、N链路层103、N柱107以及N衬底。这样的导电路径不包括P区，诸如P体109、高掺杂P+区112或P柱106。

基于电荷补偿原理，N柱107中过量的电荷被P柱106中的相邻电荷抵消，因此可实现均匀场分布。柱106,107使得实现局部电荷平衡成为可能。因此，低导电路径和低肖特基势垒可被实现为具有高电压控制能力，并且减少肖特基接触104的边缘处的泄露。

P柱106可具有比高掺杂P+区112更低的掺杂浓度，该高掺杂P+区耦接到欧姆接触110。如图所示，肖特基接触104是专用的，但在可供选择的实施方案(未示出)中，肖特基接触104同时耦接到P+区112以及N层105。如图所示，氧化物层108使欧姆接触110和肖特基接触104分离，保护P体109和P柱106，并且覆盖多晶硅填充的栅极沟槽116。此处，多晶硅填充的栅极沟槽116形成在两个接触104,110的一侧上。具体地讲，其形成在两个接触104,110的左侧上，并且不会在水平方向上分离接触104,110。图2示出了用于多晶硅填充的栅极沟槽、肖特基接触和N层的备选位置。

图2示出了器件200，该器件200包括N外延层202、N链路层203、肖特基接触204、低掺杂N层205、P柱206、N柱207、氧化物层208、P体209、欧姆接触210、高掺杂P+区212以及多晶硅填充的栅极沟槽216。此处，多晶硅填充的栅极沟槽216就水平方向而言形成在欧姆接触210和肖特基接触204之间，即在N柱207和肖特基接触204之间。肖特基接触204可就水平方向而言形成在两个多晶硅填充的栅极沟槽216之间，并且低掺杂N层205可如图12B所示对两个多晶硅填充的栅极沟槽216进行划分。图1和图2的构造与UltiMOS结构完全相容，并且图3A-图12B示出了形成图1和图2中的器件100、200的方法。

图3A-图12B示出了形成一个或多个半导体器件的方法。以“A”结尾的图示出了形成图1的器件100的方法，而以“B”结尾的图则示出了形成图2的器件200的方法。仅示出了器件的各个部分，例如，未示出衬底(其可为处于图中所示结构之下的具有硅的水平层)。

形成图3A-图12B的各个层的半导体材料可包括各种不同的材料，例如硅、掺杂硅、硅/锗、锗、III-V族材料等。可使用适当的工艺将所述各层形成至任何所需厚度，例如外延生长工艺、沉积工艺、离子注入工艺、化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、外延沉积工艺(EPI)、此类工艺的等离子体版本、湿法或干法蚀刻工艺、各向异性蚀刻工艺、各向同性蚀刻工艺、通过硬掩模蚀刻的工艺、定时蚀刻、接触上停止蚀刻等。

在图3A和图3B中，N外延层300在下层结构上方生长，所述下层结构可包括衬底。层300可被掺杂为使得层300的底部部分是低掺杂的，层300的中间部分是高掺杂的，并且层300的顶部部分是低掺杂的。可通过在沉积期间向源气体添加诸如胂、膦或乙硼烷的杂质而对外延层进行掺杂。处于气相的杂质的浓度决定其在沉积层中的浓度。在所完成的器件中，该层300将形成N外延层、N链路层和低掺杂N层。

在图4A和图4B中，将P材料层402沉积到N外延层的蚀刻部分当中，将N材料层404沉积到P材料层402的蚀刻部分当中。各个层可使用化学机械抛光(“CMP”)工艺校平，并且所述蚀刻部分的形状，以及因此所述层的形状可使用掩模工艺来操纵。在所完成的器件中，P材料层将形成P体和高掺杂P+区。

在图5A和图5B中，掩膜层506被沉积到所述结构上，以便在通过掩膜层506保持敞开的位置上蚀刻栅极沟槽。掩膜材料可包括已使用光刻法图案化的光致抗蚀剂。具体地讲，掩膜层506保护掩膜层506下方的结构免于被蚀刻剂蚀刻。

在图6A和图6B中，栅极沟槽608被蚀刻。具体地讲，蚀刻剂用于去除所述结构的未受掩膜层保护的部分。常用蚀刻剂的化学式为HNO₃、HF、KOH、EDP、TMAH、NH₄F和H₃PO₄。也可使用其他蚀刻剂。在所完成的器件中，所述栅极沟槽将形成多晶硅填充的栅极沟槽。

在图7A和图7B中，多晶硅层被沉积到所述器件上，因此建立多晶硅填充的栅极沟槽710。栅极沟槽之外的多晶硅材料可通过CMP去除。在所完成的器件中，多晶硅层将形成多晶硅填充的栅极沟槽。

在图8A和图8B中，硬掩膜层812被沉积到所述器件上以保护下层结构免受超结沟槽蚀刻影响。接下来，进行超结沟槽蚀刻，从而去除未受硬掩膜层812保护的结构。

在图9A和图9B中，通过外延材料的生长和蚀刻形成侧壁结构914。具体地讲，N材料和P材料侧壁结构914抵靠现有结构的侧壁生长。侧壁结构914可在生长期间或生长之后被掺杂。在所完成的器件中，侧壁结构914形成N柱和P柱。

在图10A和图10B中，将P材料注入到所述结构中以便将P体连接到P柱。接下来，生长氧化物层1016，使之作为衬垫保护和覆盖下层结构。

在图11A和图11B中，通过将氧化物材料层1118沉积到所述结构上来密封所述沟槽。

在图12A和图12B中，对氧化物材料层进行蚀刻以容纳欧姆接触。接下来，通过蚀刻部分来实施P材料的注入以形成高掺杂P+区。沟槽密封件也被蚀刻以容纳肖特基接触。最终，采用接触材料填充蚀刻部分并且形成欧姆接触1222和肖特基接触1220。接触材料可为钨，并且可采用CMP工艺校平接触1222、1220以及所述器件。

图13和图14示出了具有阻挡注入物1302、1402的三维局部电荷平衡超结FET器件。所述器件包括示于图1-图12B中的相同结构中的多个，并且还包括宽的阻挡注入物1302和窄的阻挡注入物1402。具体地讲，氧化物材料(图1中的附图标记108和图11中的附图标记1118)的深沟槽被阻挡注入物1302,1402阻挡，所述阻挡注入物可包括自对准多晶硅化物化区域并且可任选地容纳金属接触。自对准多晶硅化物工艺包括金属薄膜与硅的反应以通过一系列退火和/或蚀刻工艺形成金属硅化物接触。在图13中，将阻挡注入物1302形成在两个深沟槽之间并且使其延伸到器件的栅极区。在图14中，阻挡注入物1402被限于器件的中央，从而允许包括P体的沟道区以及N+区存在。

一旦完全理解了上述公开的内容，对于本领域技术人员来说许多其他修改形式、等价形式和替代形式就将变得显而易见。在适用的情况下，以下权利要求书被解释为旨在包含所有此类修改形式、等价形式和替代形式。