可集成于寄存器的多次可编程非易失性差分存储单元的制作方法

可集成于寄存器的多次可编程非易失性差分存储单元的制作方法
【专利摘要】本发明公开了一种多次可编程(MTP)存储单元、用MTP存储单元实现D触发器功能的电路、以及用MTP存储单元实现寄存器功能的电路，该MTP存储单元包括MTP基本差分单元和二阶锁存单元，其中MTP基本差分单元提供第一平衡信号和第二平衡信号，二阶锁存单元在第一锁存控制信号和第二锁存控制信号的控制下，根据第一平衡信号和第二平衡信号提供输出信号。本发明公开的MTP存储单元可以同时兼容D触发器的时序和寄存器的时序，同时该MTP存储单元稳定、结构简单、且面积较小。
【专利说明】
可集成于寄存器的多次可编程非易失性差分存储单元
技术领域
[0001]本发明涉及电子电路，更具体地说，本发明涉及电子电路中的多次可编程(MTP)存储单元。
【背景技术】
[0002]近年来多次可编程(Mult1-time program，MTP)存储电路由于其工艺简单、成本低、可多次擦写的特点开始逐渐地作为非易失性存储电路应用于集成电路设计中。现有的MTP存储电路主要包括浮栅型雪崩注入金属氧化物半导体(Floating gate Avalanche-1nject1n Metal-Oxide Semiconductor，FAM0S)型MTP存储电路。现有的FAMOS型MTP存储电路通常包括一个电流型的灵敏放大器，用于将MTP存储电路中的电流信号和一个参考电流信号比较，并根据比较结果读出存储在该MTP存储单元内的信息。然而此种电路结构由于需要一个参考电路用于生成参考电流信号，在参考电流信号与MTP存储电路之间可能存在不匹配的问题，导致整个MTP存储电路不稳定。
[0003]因此，需要提出一种稳定、面积较小同时功耗低的FAMOS型多次可编程非易失性存储电路。

【发明内容】

[0004]为解决上述问题，本发明提供了一种多次可编程存储单元，包括:MTP基本差分单元，包括存储模块，用于存储数据，MTP基本差分单元通过擦除操作擦除在存储模块中储存的数据、通过写操作在存储模块中写入数据、通过读操作将在存储模块中储存的数据读出并提供第一平衡信号和第二平衡信号、通过加载操作加载第一加载控制信号和第二加载控制信号，并根据第一加载控制信号和第二加载控制信号提供第一平衡信号和第二平衡信号；以及二阶锁存单元，耦接至MTP基本差分单元以接收第一平衡信号和第二平衡信号，所述二阶锁存单元在第一锁存控制信号和第二锁存控制信号的控制下，根据第一平衡信号和第二平衡信号提供输出信号；其中当第一锁存控制信号处于第一状态、且第二锁存控制信号处于第二状态时，二阶锁存单元采样第一平衡信号和第二平衡信号并提供采样信号；以及当第一锁存控制信号处于第二状态、且第二锁存控制信号处于第一状态时，采样信号保持，二阶锁存单元根据采样信号提供输出信号。
[0005]本发明还提供了一种多次可编程存储单元，包括:存储模块，用于多次可编程数据存储；写模块，根据第一写控制信号和第二写控制信号在存储模块中写入第一写写信号和第二写信号，其中第一写控制信号和第二写控制信号为逻辑互补信号，第一写信号和第二写信号为逻辑互补信号;读模块，在读控制信号有效时读出存储模块中储存的数据，并根据存储模块中储存的数据提供第一读信号和第二读信号，其中第一读信号和第二读信号为逻辑互补信号;加载模块，根据第一加载控制信号和第二加载控制信号提供第一加载信号和第二加载信号，其中第一加载控制信号和第二加载控制信号为逻辑互补信号，以及第一加载信号和第二加载信号为逻辑互补信号;锁存模块，根据第一读信号、第二读信号、第一加载信号、第二加载信号提供第一平衡信号和第二平衡信号，当读控制信号有效时，锁存模块根据第一读信号和第二读信号提供第一平衡信号和第二平衡信号，以及当第一加载控制信号和第二加载控制信号有效时，锁存模块根据第一加载信号和第二加载信号提供第一平衡信号和第二平衡信号;平衡模块，在第一锁存控制信号和第二锁存控制信号的控制下，对第一平衡信号和第二平衡信号采样并提供采样信号；以及单端输出模块，在第一锁存控制信号和第二锁存控制信号的控制下，根据采样信号提供输出信号；其中当第一锁存控制信号处于第一状态、且第二锁存控制信号处于第二状态时，平衡模块根据第一平衡信号和第二平衡信号提供采样信号；当第一锁存控制信号处于第二状态、且第二锁存控制信号处于第一状态时，采样信号保持，单端输出模块根据采样信号提供输出信号。
[0006]本发明还提供了一种用多次可编程存储单元实现D触发器功能的电路，包括:逻辑处理单元，接收数据信号和时钟信号，并根据数据信号提供第一加载控制信号和第二加载控制信号，根据时钟信号提供第一锁存控制信号和第二锁存控制信号；以及如前所述的多次可编程存储单元，所述多次可编程存储单元耦接至逻辑处理单元以接收第一加载控制信号、第二加载控制信号、第一锁存控制信号和第二锁存控制信号。
[0007]本发明还提供了一种用多次可编程存储单元实现寄存器功能的电路，包括:时序逻辑单元，接收地址信号、时钟信号或请求信号、读写使能信号，并根据根据地址信号、时钟信号或请求信号、读写使能信号提供第一锁存控制信号、第二锁存控制信号、以及加载使能信号;加载逻辑单元，接收加载使能信号和一数据信号，并根据加载使能信号和数据信号产生第一加载控制信号和第二加载控制信号；写逻辑单元，接收烧写信号和一输出信号，并根据烧写信号和输出信号产生第一写控制信号和第二写控制信号；以及如前所述的多次可编程存储单元，所述多次可编程存储单元接收第一加载控制信号、第二加载控制信号、第一锁存控制信号、第二锁存控制信号、第一写控制信号、第二写控制信号，并提供输出信号。
【附图说明】
[0008]附图作为说明书的一部分，对本发明实施例进行说明，并与实施例一起对本发明的原理进行解释。为了更好的理解本发明，将根据以下附图对本发明进行详细描述。
[0009]图1所示为根据本发明一个实施例的I位MTP非易失性差分存储单元100的框图。
[0010]图2所示为根据本发明实施例的一个MTP存储单元200的电路原理图。
[0011]图3所示为根据本发明一个实施例的MTP存储单元300的电路原理图。
[0012]图4所示为根据本发明一个实施例的MTP存储单元400的电路原理图。
[0013]图5所示为根据本发明另一个实施例的I位MTP非易失性差分存储单元500的框图。
[0014]图6所示为根据本发明一个实施例的用MTP非易失性差分存储单元500实现D触发器功能的电路600的框图。
[0015]图7所示为根据本发明一个实施例的用MTP非易失性差分存储单元500实现寄存器功能的电路700的框图。
[0016]图8所示为根据本发明一个实施例的电路700的应用时序图。
[0017]图9所示为根据本发明一个实施例的MTP非易失性差分存储单元500的电路原理图。
[0018]图10所示为根据本发明另一个实施例的MTP非易失性差分存储单元500的电路原理图。
【具体实施方式】
[0019]下面将根据多个实施例具体描述本申请的
【发明内容】
。虽然
【申请人】详细列举了本发明的多个实施例，然而这并非用于限定本发明的范围。相反地，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化。因此，本申请所限定的范围应当以本申请的权利要求书所界定的范围为准，包括所有本申请相关的可替换实施例、修改实施例以及等同实施例等。此外，在本申请接下来具体的描述中，为了能更清晰明确的理解本发明的内容，
【申请人】描述了大量细节。但是，对于本领域一般技术人员来讲，没有这些大量细节的描述，本申请公开的实施例依然能够施行。在另外的一些实施例中，为了不模糊本申请实施例的重要内容，一些众所周知的电路、材料以及方法均没有描述。
[0020]图1所示为根据本发明一个实施例的I位多次可编程(MTP)非易失性差分存储单元100的框图。在图1所示的实施例中，MTP非易失性差分存储单元100包括存储模块101、写模块102、读模块103和擦除模块104。存储模块101具有第一端11、第二端12和第三端13，可用于多次可编程数据存储。存储模块101的第一端11耦接至擦除模块104，并在擦除模块104的控制下进行擦除操作，存储模块101的第二端12和第三端13耦接至写模块102和读模块103，并在写模块102的控制下进行写操作，在读模块103的控制下进行读操作。
[0021]写模块102根据第一写控制信号PR0G_HI和第二写控制信号PR0G_L0在存储模块101中写入数据。在一个实施例中，写模块102具有第一输入端、第二输入端、第一输出端和第二输出端，其第一输入端接收第一写控制信号PR0G_HI，其第二输入端接收第二写控制信号PR0G_L0，其第一输出端耦接至存储模块1I的第二端12以提供第一写信号W_H，其第二输出端耦接至存储模块101的第三端13以提供第二写信号W_L。在一个实施例中，第一写控制信号PR0G_H和第二写控制信号PR0G_IJ%逻辑互补信号，例如当第一写控制信号PR0G_H为逻辑高时，第二写控制信号PR0G_LS逻辑低，反之亦然。在一个实施例中，第一写信号W_H和第二写信号W_L为逻辑互补信号，例如当第一写信号W_H为逻辑高时，第二写信号W_L为逻辑低，反之亦然。
[0022]读模块103根据读控制信号READ将存储模块101中存储的数据读出。在一个实施例中，读模块103具有第一输入端、第二输入端、第三输入端、第一输出端和第二输出端，其第一输入端和第二输入端分别耦接至存储模块101的第二端12和第三端13以接收存储模块101的输出信号作为读模块103的输入信号，其第三输入端接收读控制信号READ，其第一输出端和第二输出端根据存储模块101中存储的数据分别提供第一读信号R_H和第二读信号R_L。在一个实施例中，第一读信号R_H和第二读信号R_L为逻辑互补信号，例如当第一读信号R_H为逻辑高时，第二读信号R_L为逻辑低，反之亦然。
[0023]擦除模块104根据擦除控制信号ERASE擦除存储模块101中储存的数据。在一个实施例中，擦除模块104具有输入端和输出端，其输入端接收擦除控制信号ERASE，其输出端耦接至存储模块101的第一端11以擦除存储模块101中储存的数据。
[0024]在一个实施例中，在擦除操作过程中，写模块102、读模块103不工作，一旦擦除控制信号ERASE有效，擦除模块104将存储模块101中的数据清除。在一个实施例中，在写操作过程中，擦除控制信号ERASE和读控制信号READ无效，擦除模块104、读模块103不工作，一旦第一写控制信号PROG_H和第二写控制信号PROG_L有效，写模块102根据第一写控制信号PROG_H和第二写控制信号PROG_L在存储模块101中写入数据。在一个实施例中，在读操作过程中，擦除控制信号ERASE、第一写控制信号PROG_H和第二写控制信号PROG_L无效，擦除模块104、写模块102不工作，一旦读控制信号READ有效，读模块103读出存储模块101中储存的数据。
[0025]在一个实施例中，MTP非易失性差分存储单元100进一步包括锁存模块105、加载模块106、输出模块107、和使能模块108中的一个或多个。
[0026]加载模块106根据第一加载控制信号L0AD_HI和第二加载控制信号L0AD_L0提供数据至锁存模块105 ο在一个实施例中，加载模块106具有第一输入端、第二输入端、第一输出端和第二输出端，其第一输入端和第二输入端分别接收第一加载控制信号L0AD_HI和第二加载控制信号L0AD_L0，其第一输出端和第二输出端分别提供第一加载信号L_H和第二加载信号L_L。在一个实施例中，第一加载控制信号L0AD_HI和第二加载控制信号L0AD_L0为逻辑互补信号，例如当第一加载控制信号L0AD_HI为逻辑高时，第二加载控制信号L0AD_L0为逻辑低，反之亦然。在一个实施例中，第一加载信号L_H和第二加载信号L_L为逻辑互补信号，例如当第一加载信号L_H为逻辑高时，第二加载信号L_L为逻辑低，反之亦然。
[0027]锁存模块105根据第一读信号R_H、第二读信号R_L，或根据第一加载信号L_H、第二加载信号L_L锁存输出第一锁存信号SideX和第二锁存信号SideY。在一个实施例中，锁存模块105具有第一输入端、第二输入端、第一输出端和第二输出端，其第一输入端接收读模块103输出的第一读信号R_H和/或加载模块106输出的第一加载信号L_H，其第二输入端接收读模块103输出的的第二读信号R_L和/或加载模块106输出的第二加载信号L_L，其第一输出端输出第一锁存信号SideX，其第二输出端输出第二锁存信号SideY。在一个实施例中，第一锁存信号SideX和第二锁存信号SideY为逻辑互补信号，例如当第一锁存信号SideX为逻辑高时，第二锁存信号SideY为逻辑低，反之亦然。在一个实施例中，当读控制信号READ有效，及第一加载控制信号L0AD_HI和第二加载控制信号L0AD_L0无效时，读模块103将存储模块101中储存的数据读出至锁存模块105。在另一个实施例中，当第一加载控制信号L0AD_HI和第二加载控制信号L0AD_L0有效，及读控制信号READ无效时，加载模块106加载第一加载控制信号和第二加载控制信号，并根据第一加载控制信号和第二加载控制信号提供第一锁存信号SideX和第二锁存信号SideY。
[0028]使能模块108用于提供MTP非易失性差分存储单元100的第一输出信号0UT_HI和第二输出信号0UT_L0的预设值。在一个实施例中，使能模块108具有输入端、第一输出端和第二输出端，其输入端接收使能控制信号ENI，其第一输出端和第二输出端分别提供第一使能信号E_H和第二使能信号E_L。
[0029]输出模块107根据第一锁存信号SideX、第二锁存信号SideY，或根据第一使能信号E_H、第二使能信号E_L提供第一输出信号0UT_HI和第二输出信号0UT_L0。在一个实施例中，输出模块107具有第一输入端、第二输入端、第一输出端和第二输出端，其第一输入端接收锁存模块105输出的第一锁存信号SideX和/或使能模块108输出的第一使能信号E_H，其第二输入端接收锁存模块105输出的第二锁存信号SideY和/或使能模块108输出的第二使能信号E_L，其第一输出端提供MTP非易失性差分存储单元100的第一输出信号0UT_HI，其第二输出端提供MTP非易失性差分存储单元100的第二输出信号0UT_L0。
[0030]在一个实施例中，MTP非易失性差分存储单元100上电后，在执行其它操作之间将首先执行一个复位操作。当使能控制信号ENI有效，同时第一加载控制信号L0AD_H、第二加载控制信号L0AD_L、读控制信号READ、第一写控制信号PR0G_H、以及第二写控制信号PR0G_L均无效时，进行复位操作，MTP非易失性差分存储单元100的第一输出信号0UT_HI和第二输出信号0UT_L0均等于预设值，例如均为逻辑高。
[0031 ]在一个实施例中，使能控制信号ENL变为无效之后，当第一加载使能信号LOADJ^P第二加载使能信号L0AD_L有效时，加载模块106工作并将第一加载信号L_H和第二加载信号L_L加载至锁存模块105，并根据第一加载信号L_H和第二加载信号1^1^，通过输出模块107提供MTP非易失性差分存储单元100的第一输出信号0UT_HT和第二输出信号0UT_L0。
[0032]在一个实施例中，存储模块101在初始时未存储数据，当第一写控制信号PROGJ^P第二写控制信号PR0G_L有效，同时读控制信号READ、第一加载控制信号L0AD_H、及第二加载控制信号LOADJ^无效时，执行写操作，根据第一写信号W_H和第二写信号W_L在存储模块101中写入数据。在一个实施例中，执行写操作之前将执行一个擦除操作。当擦除控制信号ERASE有效时，存储模块101中储存的数据被擦除，存储模块101恢复初始状态。
[0033]在一个实施例中，当读控制信号READ有效，同时第一加载控制信号L0AD_H、第二加载控制信号L0AD_L、第一写控制信号PR0G_H、及第二写控制信号PR0G_I33无效时，执行读操作，将存储模块1I中储存的数据读出至锁存模块105，并通过输出模块107提供第一输出信号0UT_H和第二输出信号0UT_L。
[0034]图2所示为根据本发明实施例的一个MTP存储单元200的电路原理图。
[0035]在一个实施例中，存储模块101具有一个差分结构，该差分结构包括第一浮栅金属氧化物半导体管MPFl和第二浮栅金属氧化物半导体管MPF2。第一浮栅金属氧化物半导体管MPFl和第二浮栅金属氧化物半导体管MPF2分别具有源极、漏极和浮置栅极。第一浮栅金属氧化物半导体管MPFl的源极和第二浮栅金属氧化物半导体管MPF2的源极耦接在一起以接收供电电压VCC;第一浮栅金属氧化物半导体管MPFl的漏极作为存储模块101的第二端12;第二浮栅金属氧化物半导体管MPF2的漏极作为存储模块101的第三端13。第一浮栅金属氧化物半导体管MPFl的栅极耦接至擦除电容Cl的一端，第二浮栅金属氧化物半导体管MPF2的栅极耦接至擦除电容C2的一端，擦除电容Cl的另一端和擦除电容C2的另一端连接在一起作为存储模块101的第一端U。图2所示的实施例中，第一浮栅金属氧化物半导体管MPFl和第二浮栅金属氧化物半导体管MPF2以P型为例进行说明，本领域技术人员可知，存储模块101也可以使用N型浮栅金属氧化物半导体管。
[0036]在一个实施例中，存储模块101的第一端接收擦除电压VCG，MTP存储单元200通过控制擦除电压VCG来实现对存储模块101的擦除操作。例如，当图1所示的擦除控制信号ERASE有效时，控制擦除电压VCG，使得供电电压VCC和擦除电压VCG之间的电压差增大至大于擦除阈值，例如等于3倍的供电电压VCC，从而擦除存储模块101中储存的数据。
[0037]在一个实施例中，写模块102具有一个差分结构，该差分机构包括N型金属氧化物半导体场效应晶体管(N-type Metal Oxide Semiconductor Field Effect Transistor,NMOS)丽I和NMOS管丽2JM0S管丽I和匪OS管丽2分别具有源极、漏极和栅极。NMOS管丽I的源极和NMOS管丽2的源极共同耦接至逻辑地GND; NMOS管丽I的漏极作为写模块102的第一输出端耦接至第一浮栅金属氧化物半导体管MPFl的漏极以提供第一写信号W_H; WOS管MN2的漏极作为写模块102的第二输出端耦接至第二浮栅金属氧化物半导体管MPF2的漏极以提供第二写信号胃上;匪OS管MNl的栅极作为写模块102的第一输入端用于接收第一写控制信号PROG_HI;匪OS管MN2的栅极作为写模块102的第二输入端用于接收第二写控制信号PROG_LO0
[0038]在一个实施例中，读模块103具有一个差分结构，该差分结构包括P型金属氧化物半导体场效应晶体管(P-type Metal Oxide Semiconductor Field Effect Transistor,PMOS) MP3和PMOS管MP4。PMOS管MP3和PMOS管MP4分别具有源极、漏极和栅极。PMOS管MP3的源极作为读模块103的第一输入端耦接至第一浮栅金属氧化物半导体管MPFl的漏极;PMOS管MP4的源极作为读模块103的第二输入端耦接至第二浮栅金属氧化物半导体管MPF2的漏极；PMOS管MP3的栅极和PMOS管MP4的栅极耦接在一起接收读控制信号READ; PMOS管MP3的漏极作为读模块103的第一输出端用于提供第一读信号R_H;PM0S管MP4的漏极作为读模块103的第二输出端用于提供第二读信号R_L。
[0039]在一个实施例中，加载模块106具有一个差分结构，该差分结构包括一个PMOS管MP7和一个PMOS管MP81M0S管MP7和PMOS管MP8分别具有源极、漏极和栅极。PMOS管MP7的漏极作为加载模块106的第一输出端耦接至PMOS管MP3的漏极，PMOS管MP8的漏极作为加载模块106的第二输出端耦接至PMOS管MP4的漏极。PMOS管MP7的源极和PMOS管MP8的源极连接在一起接收供电电压VCC JMOS管MP7的栅极作为加载模块106的第一输入端用于接收第一加载控制信号L0AD_HI，PM0S管MP8的栅极作为加载模块106的第二输入端用于接收第二加载控制信号L0AD_L0。
[0040]在一个实施例中，锁存模块105用于锁存加载模块106提供的第一加载信号L_H、第二加载信号L_L，以及用于锁存读模块103提供的第一读信号R_H、第二读信号R_L。在一个实施例中，锁存模块105包括?]?05管1035、？]\105管1036、匪05管1^3、以及匪OS管MN4 JM0S管MP5、MP6以及匪OS管丽3、丽4分别具有源极、漏极和栅极。PMOS管MP5的源极作为锁存模块105的第一输入端耦接至PMOS管MP3的漏极和PMOS管MP7的漏极，用于接收第一读信号R_H和/或第一加载信号L_H，PM0S管MP6的源极作为锁存模块105的第二输入端耦接至PMOS管MP4的漏极和PMOS管MP8的漏极，用于接收第二读信号R_L和/或第二加载信管MP5的栅极、WOS管MN3的栅极、PMOS管MP6的漏极、和NMOS管MN4的漏极耦接在一起作为锁存模块105的第一输出端用于输出第一锁存信号SideX，PM0S管MP6的栅极、PMOS管MN4的栅极、PMOS管MP5的漏极、和NMOS管MN3的漏极耦接在一起作为锁存模块105的第二输出端用于输出第二锁存信号S i deY。NMOS管MN3的源极和NMOS管MN4的源极共同耦接至逻辑地GND。
[0041 ]在一个实施例中，使能模块108具有一个差分结构，该差分结构包括匪OS管MN5和NMOS管MNet3NMOS管MN5、MN6分别具有源极、漏极和栅极。NMOS管MN6的漏极作为使能模块108的第一输出端输出第一使能信号E_H，NM0S管MN5的漏极作为使能模块108的第二输出端输出第二使能信号E_L，匪0S管MN5的源极和匪OS管MN6的源极一起连接至逻辑地GND，W0S管MN5的栅极和匪OS管MN6的栅极耦接在一起作为使能模块108的输入端接收使能控制信号EN10
[0042]在一个实施例中，输出模块107包括由PMOS管MPlO和NMOS管丽7组成的第一输出缓冲电路，以及由PMOS管MP11和NMOS管MN8组成的第二输出缓冲电路。PMOS管MP1、MP11，以及NMOS管丽7、丽8分别具有源极、漏极和栅极。PMOS管MPll和PMOS管MPlO的源极一起连接至供电电压VCC，WOS管丽8的和匪OS管丽7的源极一起连接至逻辑地GND，PMOS管MPlO的栅极和匪OS管MN7的栅极连接在一起作为输出模块107的第一输入端耦接至锁存模块105和/或使能模块108，以接收第一锁存信号SideX和/或第一使能信号E_H，PM0S管MPll的栅极和匪OS管MN8的栅极连接在一起作为输出模块107的第二输入端耦接至锁存模块105和/或使能模块108，以接收第二锁存信号SideY和/或第二使能信号E_L JMOS管MPlO的漏极和NMOS管MN7的漏极连接在一起作为输出模块107的第一输出端以输出第一输出信号0UT_HI οPMOS管MP11的漏极和NMOS管MN8的漏极连接在一起作为输出模块107的第二输出端以输出第二输出信号0UT_L0。
[0043]在一个实施例中，MTP存储单元200上电后首先进行复位操作。图2所示的实施例中，使能控制信号ENI有效，例如为逻辑高(等于供电电压VCC)，NM0S管丽5、MN6同时导通，第一使能信号E_H和第二使能信号E_L为逻辑低。同时第一加载控制信号L0AD_H1、第二加载控制信号L0AD_L0、以及读控制信号READ为逻辑高以保持无效，第一写控制信号PR0G_H和第二写控制信号PR0G_L为逻辑低以保持无效。输出模块107接收逻辑低的第一使能信号E_H和逻辑低的第二使能信号E_L，PM0S管MPlO导通，NMOS管MN7关断，第一输出信号0UT_HI被预设为逻辑高，PMOS管MPl I导通，NMOS管MN8关断，第二输出信号0UT_L0被预设为逻辑高。本领域技术人员可知，在其它实施例中，也可以设置使得第一输出信号0UT_HI和第二输出信号0UT_LO被预设为逻辑低。
[0044]在加载操作阶段，第一加载控制信号L0AD_HI和第二加载控制信号L0AD_L0有效。在一个实施例中，第一加载控制信号LAODJH和第二加载控制信号L0AD_L0有效包括第一加载控制信号L0AD_HI为逻辑低，以及第二加载控制信号L0AD_L0为逻辑高，从而PMOS管MP7导通，PMOS管MP8关断，锁存模块105接收逻辑高的第一加载信号L_H和逻辑低的第二加载信号L_L，输出逻辑低的第一锁存信号SideX和逻辑高的第二锁存信号SideY，相应的，第一输出信号0UT_HI为逻辑高，第二输出信号0UT_L0为逻辑低。在另一个实施例中，第一加载控制信号L0AD_HI和第二加载控制信号有效包括第一加载控制信号L0AD_HI为逻辑高，第二加载控制信号L0AD_L0为逻辑低，从而PMOS管MP7关断，PMOS管MP8导通，锁存模块105接收逻辑低的第一加载信号L_H和逻辑高的第二加载信号L_L，输出逻辑高的第一锁存信号SideX和逻辑低的第二锁存信号SideY，相应的，第一输出信号0UT_HI为逻辑低，第二输出信号0UT_L0为逻辑高。
[0045]第一浮栅金属氧化物半导体管MPFl和第二浮栅金属氧化物半导体管MPF2在初始时未被写入数据。在写操作过程中，读控制信号READ、第一加载控制信号L0AD_H1、第二加载控制信号L0AD_L0无效，例如为逻辑高，当第一写控制信号PR0G_HI和第二写控制信号PR0G_LO有效时，写模块102工作，并在第一浮栅金属氧化物半导体管MPFl和第二浮栅金属氧化物半导体管MPF2中写入相应的数据。在一个实施例中，第一写控制信号PR0G_HI和第二写控制信号PR0G_L0有效包括第一写控制信号PR0G_HI为逻辑高，且第二写控制信号PR0G_L0为逻辑低，从而WOS管MNl导通，第一浮栅金属氧化物半导体管MPFl被写入逻辑高状态，匪OS管MN2关断，第二浮栅金属氧化物半导体管MPF2被写入逻辑低状态。在另一个实施例中，第一写控制信号PR0G_HI和第二写控制信号PR0G_L0有效包括第一写控制信号PR0G_HI为逻辑低，并且第二写控制信号PROGJJ^逻辑高，从而匪OS管MNl关断，第一浮栅金属氧化物半导体管MPFl被写入逻辑低状态，NMOS管MN2导通，第二浮栅金属氧化物半导体管MPF2被写入逻辑高状态。
[0046]在读操作过程中，第一写控制信号PR0G_HI和第二写控制信号PR0G_L0均无效，为逻辑低，匪OS管丽1、丽2均关断，写模块102不工作。第一加载控制信号L0AD_HI和第二加载控制信号L0AD_L0均无效，为逻辑高，PMOS管MP7、MP8均关断，加载模块106不工作。当读控制信号READ有效时，读模块103开始工作，并将在第一浮栅金属氧化物半导体管MPFl和第二浮栅金属氧化物半导体管MPF2内写入的数据分别读出至第一读信号R_H和第二读信号R_L。在一个实施例中，读控制信号READ为模拟信号，当读控制信号READ小于供电电压VCC时有效，从而控制PMOS管MP3、MP4均导通。例如，第一浮栅金属氧化物半导体管MPFl被写入数据“I”，第二浮栅金属氧化物半导体管MPF2被写入数据“O”，读控制信号READ有效时，第一读信号R_H为逻辑高，第二读信号R_L为逻辑低，锁存模块105输出逻辑低的第一锁存信号SideX和逻辑高的第二锁存信号SideY，相应的，第一输出信号0UT_HI为逻辑高，第二输出信号0UT_L0为逻辑低。
[0047]图3所示为根据本发明一个实施例的MTP存储单元300的电路原理图。与MTP存储单元200相比，MTP存储单元300不包括加载模块106。
[0048]图4所示为根据本发明一个实施例的MTP存储单元400的电路原理图。与MTP存储单元200相比，MTP存储单元400具有不同的锁存模块405。锁存模块405用于锁存加载模块106提供的第一加载信号L_H和第二加载信号1^_匕在一个实施例中，锁存模块405包括匪OS管丽3和匪OS管丽4。匪OS管丽3、MN4分别包括源极、漏极、和栅极。匪OS管丽3的漏极和NMOS管MN4的栅极耦接在一起作为锁存模块405的第一输入端耦接至PMOS管MP3的漏极和PMOS管MP7的漏极，用于接收第一读信号R_H和/或第一加载信号L_H，同时NMOS管MN3的漏极和NMOS管MN4的栅极耦接在一起作为锁存模块405的第二输出端提供第二锁存信号SideY5NMOS管MN4的漏极和NMOS管MN3的栅极耦接在一起作为锁存模块405的第二输入端耦接至PMOS管MP4的漏极和PMOS管MP8的漏极，用于接收第二读信号R_L和/或第二加载信号1^1^，同时NMOS管MN4的漏极和NMOS管MN3的栅极耦接在一起作为锁存模块405的第一输出端提供第一锁存信号SideX ； NMOS管MN3源极和NMOS管MN4的源极共同耦接至逻辑地GND。
[0049]图5所示为根据本发明另一个实施例的I位MTP非易失性差分存储单元500的框图。MTP非易失性差分存储单元500具有MTP基本差分单元801和二阶锁存单元802，其中MTP基本差分单元801包括存储模块101、写模块102、读模块103、擦除模块104、和锁存模块105，二阶锁存单元802包括平衡模块501、采样控制模块502、保持控制模块503、缺省设置模块504、及单端输出模块505。在一个实施例中，MTP基本差分单元801通过擦除操作擦除在存储模块101中储存的数据、通过写操作在存储模块101中写入数据、通过读操作将在存储模块101中储存的数据读出并提供第一平衡信号B_HI和第二平衡信号8_11)、通过加载操作加载第一加载控制信号L0AD_HI和第二加载控制信号L0AD_L0，并根据第一加载控制信号L0AD_HI和第二加载控制信号L0AD_L0提供第一平衡信号B_HI和第二平衡信号8_11)。在一个实施例中，二阶锁存单元802在第一锁存控制信号LAT_S和第二锁存控制信号LAT_SB的控制下，根据第一平衡信号B_HI和第二平衡信号8_11)提供输出信号OUT。在一个实施例中，MTP基本差分单元801进一步包括加载模块106和/或使能模块108。存储模块101、写模块102、读模块103、擦除模块104、锁存模块105、加载模块106、以及使能模块108在图2至图4中已经具体描述，此处为简单起见不再详述。在一个实施例中，MTP存储单元500可以用作D触发器。
[0050]图5所示的实施例中，MTP基本差分单元801根据第一锁存信号SideX和/或第一使能信号E_H提供第二平衡信号B_L0，根据第二锁存信号SideY和/或第二使能信号E_L提供第一平衡信号B_HI。在一个实施例中，当第一锁存控制信号LAT_S处于第一状态、且第二锁存控制信号LAT_SB处于第二状态时，平衡模块501采样第一平衡信号B_HI和第二平衡信号^L0，并提供采样信号SEN;当第一锁存控制信号LAT_S处于第二状态、且第二锁存控制信号LAT_SB处于第一状态时，平衡模块501输出的采样信号SEN保持，单端输出模块505根据采样信号提供输出信号。
[0051]平衡模块501用于平衡第一平衡信号B_HI和第二平衡信号8_1^0的负载，从而达到对称的寄生效应。在一个实施例中，平衡模块501具有第一输入端、第二输入端、第三输入端、第四输入端和输出端，其第一输入端耦接至锁存模块105和/或使能模块108以接收第一平衡信号B_HI，其第二输入端耦接至锁存模块105和/或使能模块108以接收第二平衡信号B_L0，其第三输入端接收第一采样控制信号S_H，其第四输入端接收第二采样控制信号5_1^，在第一采样控制信号S_H和第二采样控制信号S_L的控制下，平衡模块501的输出端提供采样信号SEN。
[0052]采样控制模块502根据第一锁存控制信号LAT_S和第二锁存控制信号LAT_SB控制平衡模块501对第一平衡信号B_HI和第二平衡信号8_11)进行采样。在一个实施例中，采样控制模块502具有第一输入端、第二输入端、第一输出端和第二输出端，其第一输入端接收第一锁存控制信号LAT_S，其第二输入端接收第二锁存控制信号LAT_SB，其第一输出端输出第一采样控制信号S_H，其第二输出端输出第二采样控制信号5_匕平衡模块501在采样控制模块502的控制下提供采样信号SEN。
[0053]单端输出模块505根据采样信号SEN提供输出信号OUT。在一个实施例中，单端输出模块505具有第一输入端、第二输出端、第三输入端、第四输入端、第五输入端以及输出端，其第一输入端耦接至平衡模块501的输出端以接收采样信号SEN，其第二输入端接收第一保持控制信号H_H，其第三输入端接收第二保持控制信号!1_1^，其第四输入端接收第一缺省控制信号D_H，其第五输入端接收第二缺省控制信号0上，其输出端提供输出信号OUT。
[0054]保持控制模块503根据第一锁存控制信号LAT_S和第二锁存控制信号LAT_SB控制平衡模块501输出的采样信号SEN保持，控制单端输出模块505根据采样信号SEN提供输出信号OUT。在一个实施例中，保持控制模块503具有第一输入端、第二输入端、第一输出端和第二输出端，其第一输入端接收第一锁存控制信号LAT_S，其第二输入端接收第二锁存控制信号LAT_SB，其第一输出端输出第一保持控制信号H_H，其第二输出端输出第二保持控制信号H_Lo
[0055]缺省设置模块504根据置位信号SET或复位信号RESET控制单端输出模块505提供的输出信号OUT等于缺省值。在一个实施例中，缺省设置模块504具有输入端、第一输出端和第二输出端，其输入端接收置位信号SET或复位信号RESET，其第一输出端输出第一缺省控制信号D_H，其第二输出端输出第二缺省控制信号0_匕
[0056]图5所示的MTP非易失性差分存储单元500在具有存储功能的同时，还可以用于实现D触发器的功能，并且由于其可擦除的特性，可以在具有较小面积、较简单的结构、较少资源的同时，更为有效的应用在大规模阵列中。此外，差分结构的MTP基本差分单元801，由于不需要额外的参考电流信号，更稳定，可靠性更好。
[0057]在一个实施例中，MTP非易失性差分存储单元500还可以兼容D触发器的时序，实现D触发器的功能。图6所示为根据本发明一个实施例的用MTP非易失性差分存储单元500实现D触发器功能的电路600的框图，电路600包括逻辑处理单元601和MTP非易失性差分存储单元500。
[0058]逻辑处理单元601接收数据信号DATA_IN和时钟信号CLOCK，并根据数据信号DATA_IN提供第一加载控制信号L0AD_HI和第二加载控制信号L0AD_L0，根据时钟信号CLOCK提供第一锁存控制信号LAT_S和第二锁存控制信号LAT_SB。
[0059]MTP非易失性差分存储单元500根据第一加载控制信号L0AD_H1、第二加载控制信号L0AD_L0、第一锁存控制信号LAT_S、第二锁存控制信号LAT_SB、以及置位信号SET或复位信号RESET提供输出信号OUT。在一个实施例中，当时钟信号CLOCK处于第一状态时，例如上升沿，第一锁存控制控制信号LAT_S*逻辑高、第二锁存控制信号LAT_SB为逻辑低，采样控制模块502工作，平衡模块501在采样控制模块502的控制下实现第一级锁存功能，将第一平衡信号B_HI和第二平衡信号8_11)锁存输出以得到采样信号SEN;当时钟信号CLOCK处于第二状态时，例如下降沿，第一锁存控制信号LAT_SS逻辑低、第二锁存控制信号LAT_SB为逻辑高，平衡模块501控制采样信号SEN保持，保持控制模块503工作，单端输出模块505在保持控制模块503的控制下实现第二级锁存功能，将采样信号SEN锁存输出以得到输出信号OUT。在一个实施例中，当置位信号SET或复位信号RESET有效时，单端输出模块505在缺省设置模块504的控制下提供输出信号0UT，使得输出信号OUT等于缺省值，例如为逻辑高或逻辑低。
[0060]图7所示为根据本发明一个实施例的用MTP非易失性差分存储单元500实现寄存器功能的电路700的框图。电路700包括MTP非易失性差分存储单元500、时序时序逻辑单元803、加载逻辑单元804、以及写逻辑单元805。其中，MTP非易失性差分存储单元500包括如图5所示的MTP基本差分单元801和二阶锁存单元802。
[0061]时序逻辑单元803根据不同的应用要求产生加载使能信号L0AD、使能控制信号EN1、第一锁存控制信号LAT_S、第二锁存控制信号LAT_SB。在一个实施例中，时序逻辑单元803包括第一输入端、第二输入端、第三输入端、第一输出端、第二输出端、第三输出端和第四输出端，其第一输入端接收地址信号ADDRESS、其第二输入端接收时钟信号CLOCK或请求信号REQ，其第三输入端接收读写使能信号WR，时序逻辑单元803根据地址信号ADDRESS、时钟信号CLOCK或请求信号REQ、以及读写使能信号WR，在其第一输出端提供第一锁存控制信号LAT_S，在其第二输出端提供第二锁存控制信号LAT_SB，在其第三输出端提供使能控制信号ENI，在其第四输出端提供加载使能信号LOAD。在一个实施例中，当MTP存储电路800用作非同步寄存器时，时序逻辑单元803的第二输入端接收请求信号REQ。在另一个实施例中，当MTP存储电路800用作与时钟信号同步的同步寄存器时，时序逻辑单元803的第二输入端接收时钟信号CLOCK。在一个实施例中，时序逻辑单元803还具有接收供电电压VCC的供电端，以及耦接至逻辑地GND的参考地端。
[0062]加载逻辑单元804根据加载使能信号LOAD和数据信号DATA_IN产生第一加载控制信号L0AD_HI和第二加载控制信号L0AD_L0。在一个实施例中，加载逻辑单元804具有第一输入端、第二输入端、第一输出端、和第二输出端，其第一输入端耦接至时序逻辑单元803以接收加载使能信号L0AD，其第二输入端接收数据信号DATA_IN，当加载使能信号LOAD有效时，加载逻辑单元804根据数据信号DATA_IN在其第一输出端提供第一加载控制信号L0AD_HI，在其第二输出端提供第二加载控制信号LOAD_LO。在一个实施例中，加载逻辑单元804还具有接收供电电压VCC的供电端，以及耦接至逻辑地GND的参考地端。
[0063]写逻辑单元805根据烧写信号PROGRAM和输出信号OUT产生第一写控制信号PR0G_HI和第二写控制信号PR0G_L0。在一个实施例中，写逻辑单元805具有第一输入端、第二输入端、第一输出端和第二输出端，其第一输入端接收烧写信号PROGRAM，其第二输入端耦接至二阶锁存单元802以接收输出信号OUT，当烧写信号PROGRAM有效时，写逻辑单元805根据输出信号OUT在其第一输出端提供第一写控制信号PR0G_HT，其第二输出端提供第二写控制信号PR0G_L0。在一个实施例中，写逻辑单元805还具有接收供电电压VCC的供电端，以及耦接至逻辑地GND的参考地端。
[0064]MTP基本单元801耦接至时序逻辑单元803以接收使能控制信号EN1、耦接至加载逻辑单元804以接收第一加载控制信号L0AD_HT和第二加载控制信号L0AD_L0、耦接至写逻辑单元805以接收第一写控制信号PR0G_HI和第二写控制信号PR0G_L0，并根据使能控制信号EN1、第一加载控制信号L0AD_H1、第二加载控制信号L0AD_L0、第一写控制信号PR0G_HI和第二写控制信号PR0G_L0提供第一平衡信号B_HI和第二平衡信号8_1^0。在一个实施例中，MTP基本单元801还接收读控制信号READ，并根据使能控制信号EN1、第一加载控制信号L0AD_H1、第二加载控制信号L0AD_L0、第一写控制信号PR0G_H1、第二写控制信号PR0G_L0、和读控制信号READ产生第一平衡信号B_HI和第二平衡信号8_1^0。在一个实施例中，MTP基本单元801还具有接收供电电压VCC的供电端，接收擦除电压VCG的擦除电压端，以及耦接至逻辑地GND的参考地端。在一个实施例中，MTP基本单元801包括如图1?7所示的存储模块101、写模块102、读模块103、锁存模块105或锁存模块405、加载模块106、以及使能模块108。
[0065]二阶锁存单元802耦接至MTP基本单元801以接收第一平衡信号B_H1、第二平衡信号8_1^0，耦接至时序逻辑单元803以接收第一锁存控制信号LAT_S、第二锁存控制信号LAT_SB，并根据置位信号SET或复位信号RESET、第一平衡信号B_H1、第二平衡信号B_L0、第一锁存控制信号LAT_S、以及第二锁存控制信号LAT_SB提供输出信号OUT。在一个实施例中，二阶锁存单元802还具有接收供电电压VCC的供电端，以及耦接至逻辑地GND的参考地端。
[0066]图8所示为根据本发明一个实施例的电路700的应用时序图。电路700可兼容通用的寄存器应用时序。在图8所示的应用时序图中，从上至下依次为复位信号RESET、读写使能信号WR、地址信号ADDRESS、数据信号DATA_IN、时钟信号CLOCK、擦除控制信号ERASE、烧写信号PROGRAM、供电电压VCC、以及擦除电压VCG。如图8所示，在烧写信号PROGRAM变为有效(例如逻辑高)之前，擦除控制信号ERASE先变为有效(例如逻辑高)以擦除MTP非易失性差分存储单元500中储存的数据。在图8所示的实施例中，供电电压VCC的默认值等于标准供电电压，例如3.3V，擦除电压VCG的默认值等于标准供电电压；当擦除控制信号ERASE变为逻辑高时，供电电压VCC由标准供电电压增大为两倍的烧写电压，擦除电压VCG由标准供电电压减小为负电压以增大供电电压VCC和擦除电压VCG之间的电压差，从而擦除MTP非易失性差分存储单元500中储存的数据;当擦除控制信号ERASE变为无效(例如逻辑低)，擦除操作完成；当烧写信号PROGRAM变为有效(例如逻辑高)，供电电压VCC和擦除电压VCG均等于烧写电压，其中烧写电压大于前述标准供电电压；当烧写信号PROGRAM变为无效，供电电压VCC和擦除电压VCG均恢复至等于标准供电电压。
[0067]图9所示为根据本发明一个实施例的MTP非易失性差分存储单元500的电路原理图。图9所示的MTP非易失性差分存储单元500中的存储模块101、写模块102、读模块103、锁存模块105、加载模块106、以及使能模块108和MTP存储单元200相同，此处不再详述。在一个实施例中，供电电压VCC为MTP非易失性差分存储单元500提供供电电压，逻辑地GND为MTP非易失性差分存储单元500提供参考地。
[0068]在一个实施例中，平衡模块501包括由PMOS管MPlO和NMOS管丽8组成的互补CMOS反相器、以及由PMOS管MPll和NMOS管MN9组成的互补CMOS反相器。PMOS管MP10、MP11，以及NMOS管MN8、MN9分别具有源极、栅极和漏极。PMOS管MPlO的栅极和匪OS管MN8的栅极连接在一起作为平衡模块501的第一输入端，以接收第一平衡信号B_HI，PM0S管MPll的栅极和NMOS管丽9的栅极连接在一起作为平衡模块501的第二输入端，以接收第二平衡信号8_1^0，？105管MPlO的源极和PMOS管MPl I的源极耦接在一起作为平衡模块501的第三输入端，以接收第一采样控制信号S_H，PM0S管MPlO的漏极与NMOS管MN8的漏极连接在一起作为平衡模块501的输出端，PMOS管MP11的漏极与NMOS管MN9的漏极连接在一起，NMOS管MN8的源极和NMOS管MN9的源极耦接在一起作为平衡模块501的第四输入端，以接收第二采样控制信号S_L。
[0069]在一个实施例中，采样控制模块502包括PMOS管MP9和匪OS管MN7 C3PMOS管MP9和NMOS管MN7分别具有源极、漏极和栅极。PMOS管MP9的源极耦接至供电电压VCC，PMOS管MP9的栅极作为采样控制模块502的第二输入端接收第二锁存控制信号LAT_SB，PM0S管MP9的漏极作为采样控制模块502的第一输出端耦接至PMOS管MPlO和PMOS管MPl I的源极，以提供第一采样控制信号S_H。匪OS管丽7的源极耦接至逻辑地GND，W0S管丽7的栅极作为采样控制模块502的第一输入端接收第一锁存控制信号LAT_S，匪OS管MN7的漏极作为采样控制模块502的第二输出端耦接至NMOS管MN8和NMOS管MN9的源极，以提供第二采样控制信号S_L。
[0070]在一个实施例中，当第一锁存控制信号LAT_SS逻辑高，且第二锁存控制信号LAT_SB为逻辑低时，采样控制模块502工作，PMOS管MP9导通，从而使得平衡模块501中的PMOS管MP1的源极和PMOS管MP11的源极耦接至供电电压VCC，NMOS管丽7导通，从而使得平衡模块501中的匪OS管MN8的源极和匪OS管MN9的源极耦接至逻辑地GND。平衡模块501采样第一平衡信号B_HI和第二平衡信号8_11)，并根据第一平衡信号B_HI和第二平衡信号8_11)在其输出端提供采样信号SEN。例如，当第一平衡信号B_HI为逻辑低、第二平衡信号8_11)为逻辑高时，PMOS管MPlO导通，匪OS管MN8关断，PMOS管MPl I关断，匪OS管MN9导通，采样信号SEN为逻辑高。又例如，当第一平衡信号B_HI为逻辑高、第二平衡信号8_1^0为逻辑低时，PMOS管MPlO关断，NMOS管MN8导通，PMOS管MPl I导通，NMOS管MN9关断，采样信号SEN为逻辑低。
[0071 ] 在一个实施例中，保持控制模块503包括PMOS管MP14和NMOS管MN12JM0S管MP14和匪OS管MN12分别具有源极、漏极和栅极。PMOS管MP14的源极耦接至供电电压VCC，PM0S管MP14的栅极作为保持控制模块503第一输入端接收第一锁存控制信号LAT_S，PM0S管MP14的漏极作为保持控制模块503的第一输出端提供第一保持控制信号HJLNM0S管MN12的源极耦接至逻辑地GND，NM0S管MN12的栅极作为保持控制模块503的第二输入端接收第二锁存控制信号LAT_SB，NM0S管MN12的漏极作为保持控制模块503的第二输出端提供第二保持控制信
[0072]在一个实施例中，当第一锁存控制信号LAT_SS逻辑低，且第二锁存控制信号LAT_SB为逻辑高时，平衡模块501输出的采样信号SEN保持，保持控制模块503工作，PMOS管MP14导通，从而使得PMOS管MP15的源极耦接至供电电压VCC，NM0S管MN12导通，从而使得匪OS管MN13的源极耦接至逻辑地GND。单端输出模块505根据复位信号RESET和/或平衡模块501输出的采样信号SEN提供输出信号OUT。
[0073]在一个实施例中，缺省设置模块504包括PMOS管MP12和NMOS管丽1(LPM0S管MP12和匪OS管MNl O分别具有漏极、源极和栅极。PMOS管MP12的源极耦接至供电电压VCC，PMOS管MP12的栅极和NMOS管MNlO的栅极连接在一起作为缺省设置模块504的输入端接收复位信号RESET，PM0S管MP12的漏极作为缺省设置模块504的第一输出端提供第一缺省控制信号D_H。NMOS管MNl O的源极耦接至逻辑地GND，NMOS管MNl O的漏极作为缺省设置模块504的第二输出端提供第二缺省控制信号D_L。
[0074]在一个实施例中，当复位信号RESET为逻辑高时，PMOS管MP12关断，NMOS管MNlO导通，第二缺省控制信号D_L为逻辑低，从而输出信号OUT为逻辑低。在一个实施例中，当复位信号RESET为逻辑低时，PMOS管MP12导通，匪OS管MNlO关断，第一缺省控制信号D_H为逻辑高，PMOS管MP13的源极耦接至供电电压VCC，单端输出模块506根据采样信号SEN提供输出信号OUT。例如，当采样信号SEN为逻辑高时，匪OS管丽11导通，PMOS管MPl3关断，输出信号OUT为逻辑低；当采样信号SEN为逻辑低时，匪OS管丽11关断，PMOS管MP13导通，输出信号OUT为逻辑高。
[0075]单端输出模块505包括由PMOS管MP13和匪OS管MNl I组成的互补CMOS反相器，以及由PMOS管MP15和NMOS管MNl 3组成的互补CMOS反相器。PMOS管MPl 3、MP15，以及NMOS管MNl 1、MNl 3分别具有漏极、源极和栅极。PMOS管MP13的栅极、NMOS管MNl I的栅极、PMOS管MP15的漏极、和NMOS管MN13的漏极耦接在一起作为单端输出模块505的第一输入端接收采样信号SEN，PMOS管MPl 3的源极作为单端输出模块505的第四输入端耦接至PMOS管MP12的漏极以接收第一缺省控制信号D_H，PM0S管MP15的源极作为单端输出模块505的第二输入端耦接至PMOS管MP14的漏极以接收第一保持控制信号H_H，PM0S管MP13的漏极、NMOS管丽11的漏极、PMOS管MP15的栅极、NMOS管MN13的栅极连接在一起作为单端输出模块505的第五输入端耦接至匪OS管MNlO的漏极以接收第二缺省控制信号D_L，匪OS管MNl I的源极耦接至逻辑地GND，NMOS管MNl 3的源极作为单端输出模块505的第三输入端耦接至NMOS管MNl 2的漏极以接收第二保持控制信号H_L。在图6所示的实施例中，单端输出模块505的输出端耦接至PMOS管MP13的漏极、NMOS管MNl I的漏极、PMOS管MP15的栅极、以及NMOS管MNl 3的栅极。
[0076]图10所示为根据本发明另一个实施例的MTP非易失性差分存储单元500的电路原理图。和图9所示的实施例相比，图10所示实施例具有不同的平衡模块701、单端输出模块705，图10所示的实施例中，缺省设置模块504接收置位信号SET，以在置位信号SET有效时，置位MTP非易失性差分存储单元500提供的输出信号OUT。
[0077]平衡模块701包括PMOS管MP10、MP11，以及匪05管1^8、]\^9。平衡模块701和平衡模块501的不同之处在于，平衡模块701的输出端耦接在PMOS管MPl I的漏极和匪OS管MN9的漏极。
[0078]在一个实施例中，当第一锁存控制信号LAT_SS逻辑高，且第二锁存控制信号LAT_SB为逻辑低时，采样控制模块502工作，PMOS管MP9导通，匪OS管MN7导通，平衡模块701采样第一平衡信号B_HI和第二平衡信号8_11)，并根据第一平衡信号B_HI和第二平衡信号8_11)在其输出端提供采样信号SEN。例如，当第一平衡信号B_HI为逻辑低、第二平衡信号8_1^0为逻辑高时，PMOS管MPlO导通，NMOS管丽8关断，PMOS管MPll关断，匪OS管丽9导通，采样信号SEN为逻辑低。又例如，当第一平衡信号B_HI为逻辑高、第二平衡信号8_11)为逻辑低时，PMOS管MPlO关断，NMOS管MN8导通，PMOS管MPl I导通，NMOS管MN9关断，采样信号SEN为逻辑高。
[0079]单端输出模块705包括PMOS管MP13、MP15，以及匪OS管MN11、MN13。单端输出模块705和单端输出模块505的不同之处在于，单端输出模块705的输出端耦接至PMOS管MP15的漏极和NMOS管MNl 3的漏极。
[0080]在一个实施例中，当第一锁存控制信号LAT_SS逻辑低、且第二锁存控制信号LAT_SB为逻辑高时，平衡模块701输出的采样信号SEN保持，保持控制模块503工作，PMOS管MP14导通，NMOS管MN12导通，单端输出模块705根据置位信号SET和/或平衡模块701输出的采样信号SEN提供输出信号OUT。当置位信号SET为逻辑高时，匪OS管丽10导通，第二缺省控制信号D_L为逻辑低，PMOS管MP15导通，从而输出信号OUT为逻辑高。当置位信号SET为逻辑低时，WOS管MNlO关断，单端输出模块506根据采样信号SEN提供输出信号0UT，输出信号OUT的逻辑状态和采样信号SEN的逻辑状态一样。例如当采样信号SEN为逻辑高时，输出信号OUT为逻辑高；以及当采样信号SEN为逻辑低时，输出信号OUT为逻辑低。
[0081]应当注意，上述的“逻辑低”或“逻辑高”是可替换的，因为对于逻辑电路来说，不同的逻辑电位经过运算可获得相同的结果。
[0082]如前所述，为了描述本发明，以上详细列举了本发明的多个实施例，然而这并非用于限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围应当以本申请的权利要求书所界定的范围为准。
【主权项】
1.多次可编程(MTP)存储单元，包括: MTP基本差分单元，包括存储模块，用于存储数据，MTP基本差分单元通过擦除操作擦除在存储模块中储存的数据、通过写操作在存储模块中写入数据、通过读操作将在存储模块中储存的数据读出并提供第一平衡信号和第二平衡信号、通过加载操作加载第一加载控制信号和第二加载控制信号，并根据第一加载控制信号和第二加载控制信号提供第一平衡信号和第二平衡信号；以及 二阶锁存单元，耦接至MTP基本差分单元以接收第一平衡信号和第二平衡信号，所述二阶锁存单元在第一锁存控制信号和第二锁存控制信号的控制下，根据第一平衡信号和第二平衡信号提供输出信号;其中 当第一锁存控制信号处于第一状态、且第二锁存控制信号处于第二状态时，二阶锁存单元采样第一平衡信号和第二平衡信号并提供采样信号；以及 当第一锁存控制信号处于第二状态、且第二锁存控制信号处于第一状态时，采样信号保持，二阶锁存单元根据采样信号提供输出信号。2.如权利要求1所述的多次可编程存储单元，其中二阶锁存单元包括: 采样控制模块，具有第一输入端、第二输入端、第一输出端和第二输出端，采样控制模块的第一输入端接收第一锁存控制信号，采样控制模块的第二输入端接收第二锁存控制信号，采样控制模块的第一输出端提供第一采样控制信号，采样控制模块的第二输出端提供第二采样控制信号；以及 平衡模块，具有第一输入端、第二输入端、第三输入端、第四输入端和输出端，平衡模块的第一输入端耦接至MTP基本差分单元以接收第一平衡信号，平衡模块的第二输入端耦接至MTP基本差分单元以接收第二平衡信号，平衡模块的第三输入端耦接至采样控制模块的第一输出端以接收第一采样控制信号，平衡模块的第四输入端耦接至采样控制模块的第二输出端以接收第二采样控制信号，平衡模块的输出端提供采样信号;其中 采样控制模块根据第一锁存控制信号和第二锁存控制信号控制平衡模块对第一平衡信号和第二平衡信号进行采样并提供采样信号。3.如权利要求2所述的多次可编程存储单元，其中平衡模块包括: 第一互补CMOS反相器，包括第一 P型金属氧化物半导体场效应(PMOS)管和第一 N型金属氧化物半导体场效应(匪OS)管，第一 PMOS管和第一 NMOS管分别具有源极、栅极和漏极，第一PMOS管的栅极和第一NMOS管的栅极耦接在一起作为平衡模块的第一输入端；以及 第二互补CMOS反相器，包括第二 PMOS管和第二匪OS管，第二 PMOS管和第二匪OS管分别具有源极、栅极和漏极，第二 PMOS管的栅极和第二 NMOS管的栅极耦接在一起作为平衡模块的第二输入端;其中 第一 PMOS管的源极和第二 PMOS管的源极耦接在一起作为平衡模块的第三输入端，第一NMOS管的源极和第二 NMOS管的源极耦接在一起作为平衡模块的第四输入端，第一 PMOS管的漏极和第一匪OS管的漏极耦接在一起，第二 PMOS管的漏极和第二匪OS管的漏极耦接在一起，第一 PMOS管的漏极和第一匪OS管的漏极作为平衡模块的输出端，或者第二 PMOS管的漏极和第二 NMOS管的漏极作为平衡模块的输出端。4.如权利要求2所述的多次可编程存储单元，其中采样控制模块包括: 第三P型金属氧化物半导体场效应(PMOS)管，具有源极、漏极和栅极，第三PMOS管的源极接收供电电压，第三PMOS管的栅极作为采样控制模块的第二输入端接收第二锁存控制信号，第三PMOS管的漏极作为采样控制模块的第一输出端提供第一采样控制信号；以及 第三N型金属氧化物半导体场效应(匪OS)管，具有源极、漏极和栅极，第三匪OS管的源极耦接至逻辑地，第三NMOS管的栅极作为采样控制模块的第一输入端接收第一锁存控制信号，第三NMOS管的漏极作为采样控制模块的第二输出端提供第二采样控制信号。5.如权利要求1或2所述的多次可编程存储单元，其中二阶锁存单元进一步包括: 保持控制模块，具有第一输入端、第二输入端、第一输出端和第二输出端，保持控制模块的第一输入端接收第一锁存控制信号，保持控制模块的第二输入端接收第二锁存控制信号，保持控制模块的第一输出端提供第一保持控制信号，保持控制模块的第二输出端提供第二保持控制信号；以及 单端输出模块，具有第一输入端、第二输入端、第三输入端和输出端，单端输出模块的第一输入端接收采样信号，单端输出模块的第二输入端耦接至保持控制模块的第一输出端以接收第一保持控制信号，单端输出模块的第三输入端耦接至保持控制模块的第二输出端以接收第二保持控制信号，单端输出模块的输出端提供输出信号;其中 保持控制模块根据第一锁存控制信号和第二锁存控制信号控制单端输出模块根据采样信号提供输出信号。6.如权利要求5所述的多次可编程存储单元，其中二阶锁存单元进一步包括: 缺省设置模块，根据置位信号或复位信号控制单端输出模块提供的输出信号等于缺省值，所述缺省设置模块具有输入端、第一输出端和第二输出端，缺省设置模块的输入端接收置位信号或复位信号，缺省设置模块的第一输出端输出第一缺省控制信号，缺省设置模块的第二输出端提供第二缺省控制信号;其中 单端输出模块进一步包括第四输入端和第五输入端，单端输出模块的第四输入端耦接至缺省设置模块的第一输出端以接收第一缺省控制信号，单端输出模块的第五输入端耦接至缺省设置模块的第二输出端以接收第二缺省控制信号。7.如权利要求6所述的多次可编程存储单元，其中单端输出模块包括: 第三互补CMOS反相器，包括第四P型金属氧化物半导体场效应(PMOS)管和第四N型金属氧化物半导体场效应(NMOS)管，第四PMOS管和第四NMOS管分别具有源极、栅极和漏极；以及 第四互补CMOS反相器，包括第五PMOS管和第五匪OS管，第五PMOS管和第五匪OS管分别具有源极、栅极和漏极，其中第四PMOS管的栅极、第四NMOS管的栅极、第五PMOS管的漏极和第五匪OS管的漏极耦接在一起作为单端输出模块的第一输入端接收采样信号，第四PMOS管的源极作为单端输出模块的第四输入端接收第一缺省控制信号，第五PMOS管的源极作为单端输出模块的第二输入端接收第一保持控制信号，第四PMOS管的漏极、第四NMOS管的漏极、第五PMOS管的栅极、第五NMOS管的栅极耦接在一起作为单端输出模块的第五输入端接收第二缺省控制信号，第四匪OS管的源极耦接至逻辑地，第五匪OS管的源极作为单端输出模块的第三输入端接收第二保持控制信号，单端输出模块的输出端耦接至第五PMOS管的栅极或親接至第五PMOS管的漏极。8.如权利要求5所述的多次可编程存储单元，其中保持控制模块包括: 第六P型金属氧化物半导体场效应(PMOS)管，具有漏极、源极和栅极，第六PMOS管的源极接收供电电压，第六PMOS管的栅极作为保持控制模块的第一输入端接收第一锁存控制信号，第六PMOS管的漏极作为保持控制模块的第一输出端提供第一保持控制信号；以及 第六N型金属氧化物半导体场效应(匪OS)管，具有漏极、源极和栅极，第六匪OS管的源极耦接至逻辑地，第六NMOS管的栅极作为保持控制模块的第二输入端接收第二锁存控制信号，第六NMOS管的漏极作为保持控制模块的第二输出端提供第二保持控制信号。9.多次可编程(MTP)存储单元，包括: 存储模块，用于多次可编程数据存储； 写模块，根据第一写控制信号和第二写控制信号在存储模块中写入第一写写信号和第二写信号，其中第一写控制信号和第二写控制信号为逻辑互补信号，第一写信号和第二写信号为逻辑互补信号； 读模块，在读控制信号有效时读出存储模块中储存的数据，并根据存储模块中储存的数据提供第一读信号和第二读信号，其中第一读信号和第二读信号为逻辑互补信号； 加载模块，根据第一加载控制信号和第二加载控制信号提供第一加载信号和第二加载信号，其中第一加载控制信号和第二加载控制信号为逻辑互补信号，以及第一加载信号和第二加载信号为逻辑互补信号； 锁存模块，根据第一读信号、第二读信号、第一加载信号、第二加载信号提供第一平衡信号和第二平衡信号，当读控制信号有效时，锁存模块根据第一读信号和第二读信号提供第一平衡信号和第二平衡信号，以及当第一加载控制信号和第二加载控制信号有效时，锁存模块根据第一加载信号和第二加载信号提供第一平衡信号和第二平衡信号； 平衡模块，在第一锁存控制信号和第二锁存控制信号的控制下，对第一平衡信号和第二平衡信号采样并提供采样信号；以及 单端输出模块，在第一锁存控制信号和第二锁存控制信号的控制下，根据采样信号提供输出信号;其中 当第一锁存控制信号处于第一状态、且第二锁存控制信号处于第二状态时，平衡模块根据第一平衡信号和第二平衡信号提供采样信号； 当第一锁存控制信号处于第二状态、且第二锁存控制信号处于第一状态时，采样信号保持，单端输出模块根据采样信号提供输出信号。10.如权利要求9所述的多次可编程存储单元，其中存储模块包括: 第一浮栅金属氧化物半导体管，具有源极、漏极和浮置栅极，第一浮栅金属氧化物半导体管的漏极接收第一写信号，并在读控制信号有效时提供第一读信号=; 第一擦除电容，具有第一端和第二端，第一擦除电容的第一端耦接至第一浮栅金属氧化物半导体管的浮置栅极，第一擦除电容的第二端接收一擦除电压； 第二浮栅金属氧化物半导体管，具有源极、漏极和浮置栅极，第二浮栅金属氧化物半导体管的漏极接收第二写信号，并在读控制信号有效时提供第二读信号，第二浮栅金属氧化物半导体管的源极和第一浮栅金属氧化物半导体管的源极耦接在一起接收一供电电压；以及 第二擦除电容，具有第一端和第二端，第二擦除电容的第一端耦接至第二浮栅金属氧化物半导体管的浮置栅极，第一擦除电容的第二端接收擦除电压。11.如权利要求9所述的多次可编程存储单元，其中平衡模块包括: 第一互补CMOS反相器，包括第一 P型金属氧化物半导体场效应(PMOS)管和第一 N型金属氧化物半导体场效应(匪OS)管，第一 PMOS管和第一 NMOS管分别具有源极、栅极和漏极，第一PMOS管的栅极和第一 NMOS管的栅极耦接在一起接收第一平衡信号，第一 PMOS管的漏极和第一NMOS管的漏极耦接在一起提供采样信号；以及 第二互补CMOS反相器，包括第二 PMOS管和第二匪OS管，第一 PMOS管和第二匪OS管分别具有源极、栅极和漏极，第二 PMOS管的栅极和第二 NMOS管的栅极耦接在一起接收第二平衡信号;其中 当第一锁存控制信号处于第一状态时，第一WOS管的源极和第二匪OS管的源极耦接至逻辑地；以及 当第二锁存控制信号处于第二状态时，第一 PMOS管的源极和第二 PMOS管的源极耦接至供电电压。12.如权利要求9所述的多次可编程存储单元，其中平衡模块包括: 第一互补CMOS反相器，包括第一 P型金属氧化物半导体场效应(PMOS)管和第一 N型金属氧化物半导体场效应(匪OS)管，第一 PMOS管和第一 NMOS管分别具有源极、栅极和漏极，第一PMOS管的栅极和第一NMOS管的栅极耦接在一起接收第一平衡信号；以及 第二互补CMOS反相器，包括第二 PMOS管和第二匪OS管，第一 PMOS管和第二匪OS管分别具有源极、栅极和漏极，第二 PMOS管的栅极和第二 NMOS管的栅极耦接在一起接收第二平衡信号，第二 PMOS管的漏极和第二 NMOS管的漏极耦接在一起提供采样信号;其中 当第一锁存控制信号处于第一状态时，第一WOS管的源极和第二匪OS管的源极耦接至逻辑地；以及 当第二锁存控制信号处于第二状态时，第一 PMOS管的源极和第二 PMOS管的源极耦接至供电电压。13.如权利要求9所述的多次可编程存储单元，其中单端输出模块包括: 第三互补CMOS反相器，包括第三P型金属氧化物半导体场效应(PMOS)管和第三N型金属氧化物半导体场效应(NMOS)管，第三PMOS管和第三NMOS管分别具有源极、栅极和漏极；以及第四互补CMOS反相器，包括第四PMOS管和第四匪OS管，第四PMOS管和第四匪OS管分别具有源极、栅极和漏极;其中 第三PMOS管的栅极、第三匪OS管的栅极、第四PMOS管的漏极和第四匪OS管的漏极耦接在一起接收采样信号，第三PMOS管的漏极、第三匪OS管的漏极、第四PMOS管的栅极、第四NMOS管的栅极耦接在一起提供输出信号，第三NMOS管的源极耦接至逻辑地； 当第一锁存控制信号处于第二状态时，第四PMOS管的源极耦接至供电电压； 当第二锁存控制信号处于第一状态时，第四NMOS管的源极耦接至逻辑地；以及当复位信号有效时，复位输出信号，当复位信号无效时，第三PMOS管的源极耦接至供电电压。14.如权利要求9所述的多次可编程存储单元，其中单端输出模块包括: 第三互补CMOS反相器，包括第三P型金属氧化物半导体场效应(PMOS)管和第三N型金属氧化物半导体场效应(NMOS)管，第三PMOS管和第三NMOS管分别具有源极、栅极和漏极；以及第四互补CMOS反相器，包括第四PMOS管和第四匪OS管，第四PMOS管和第四匪OS管分别具有源极、栅极和漏极;其中 第三PMOS管的栅极、第三匪OS管的栅极、第四PMOS管的漏极和第四匪OS管的漏极耦接在一起接收采样信号并提供输出信号，第三PMOS管的漏极、第三NMOS管的漏极、第四PMOS管的栅极、第四NMOS管的栅极耦接在一起，第三NMOS管的源极耦接至逻辑地； 当第一锁存控制信号处于第二状态时，第四PMOS管的源极耦接至供电电压； 当第二锁存控制信号处于第一状态时，第四NMOS管的源极耦接至逻辑地；以及当置位信号有效时，置位输出信号，当置位信号无效时，第三PMOS管的源极耦接至供电电压。15.—种用多次可编程存储单元实现D触发器功能的电路，包括: 逻辑处理单元，接收数据信号和时钟信号，并根据数据信号提供第一加载控制信号和第二加载控制信号，根据时钟信号提供第一锁存控制信号和第二锁存控制信号；以及 如权利要求1?14任一项所述的多次可编程存储单元，所述多次可编程存储单元耦接至逻辑处理单元以接收第一加载控制信号、第二加载控制信号、第一锁存控制信号和第二锁存控制信号。16.—种用多次可编程存储单元实现寄存器功能的电路，包括: 时序逻辑单元，接收地址信号、时钟信号或请求信号、读写使能信号，并根据根据地址信号、时钟信号或请求信号、读写使能信号提供第一锁存控制信号、第二锁存控制信号、以及加载使能信号； 加载逻辑单元，接收加载使能信号和一数据信号，并根据加载使能信号和数据信号产生第一加载控制信号和第二加载控制信号； 写逻辑单元，接收烧写信号和一输出信号，并根据烧写信号和输出信号产生第一写控制信号和第二写控制信号；以及 如权利要求1?14中任一项所述的多次可编程存储单元，所述多次可编程存储单元接收第一加载控制信号、第二加载控制信号、第一锁存控制信号、第二锁存控制信号、第一写控制信号、第二写控制信号，并提供输出信号。
【文档编号】G11C16/10GK105913871SQ201610207913
【公开日】2016年8月31日
【申请日】2016年4月5日
【发明人】陈达, 艾瑞克·布劳恩
【申请人】成都芯源系统有限公司