一种精密可编程延时电路的制作方法
【技术领域】
[0001 ]本实用新型涉及一种精密可编程延时电路。
【背景技术】
[0002] 延时电路由于可对输入信号进行延时，因此广泛应用于时钟调相、并行信号时序 校准及目标回波模拟中。延时电路可调整时钟的相位，使时钟信号与被采样信号满足采样 相位关系，同样可对并行信号进行调整，以校准并行信号传输过程中的相位偏差。在雷达目 标回波模拟器中，延时电路可应用于模拟动目标的连续回波。
[0003] 目前的延时电路主要分为模拟延时电路与数字延时电路。模拟延时电路由于利用 模拟器件产生延时，具有延时时间尺度大、延时时间固定以及延时精度差等缺点，从而限制 了它的应用。数字延时电路常采用非门延时电路、差频、锁相环电路延时或采用软件拼凑指 令完成延时，延时精度低，一般为几十个纳秒。实用新型专利CN 103019134 A"一种基于 FPGA的纳秒级数字可编程延时电路"，公开时间2013年4月3日，介绍了一种基于FPGA的纳秒 级数字可编程延时方法，在该专利中延时精度最高为1ns，但该技术的可编程延时单元依赖 FPGA工艺，不同的FPGA，其延时精度各不相同，难以满足目标回波模拟的高精度延时要求。 【实用新型内容】
[0004] 本实用新型提供一种精密可编程延时电路，延时编程控制简便，能提高延时精度。
[0005] 为了达到上述目的，本实用新型提供一种精密可编程延时电路，包含：
[0006] 脉冲展宽电路，用于对输入信号的脉冲进行展宽；
[0007] 延时电路，其输入端电性连接脉冲展宽电路的输出端，用于对展宽后的信号进行 精密延时；
[0008] 输出电路，其输入端电性连接延时电路的输出端，用于对精密延时后的信号进行 驱动输出；
[0009] 数字信号处理器，其电性连接延时电路，用于对延时电路进行延时时间的编程设 置。
[0010] 所述的延时电路包含若干电性连接的延时器，第一个延时器的输入端连接脉冲展 宽电路的输出端，第二延时器的输入端连接第一个延时器的输出端，第三个延时器的输入 端连接第二个延时器的输出端，以此类推，最后一个延时器的输出端的连接输出电路，所有 延时器的延时设置使能端和编程控制端分别连接数字信号处理器，延时电路中延时器的最 小分辨率决定了延时电路的延时精度。
[0011] 所述的脉冲展宽电路包含电性连接的非门模块和与门，非门模块包含四个电性连 接的非门，第一非门的输入端连接脉冲输入信号，第二非门的输入端连接第一非门的输出 端，第三非门的输入端连接第二非门的输出端，第四非门的输入端连接第三非门的输出端， 与门的一个输入端连接脉冲输入信号，与门的第二个输入端连接第四非门的输出端，与门 的输出端连接延时电路。
[0012] 所述的输出电路包含运算放大器，运算放大器的输入端连接延时电路的输出端， 运算放大器的输出端输出脉冲信号。
[0013] 本实用新型延时编程控制简便，能提高延时精度。
【附图说明】
[0014] 图1是本实用新型的电路框图。
[0015]图2是本实用新型的具体实施例的电路图。
【具体实施方式】
[0016]以下根据图1和图2具体说明本实用新型的较佳实施例。
[0017] 如图1所示，本实用新型提供一种精密可编程延时电路，包含：
[0018] 脉冲展宽电路2,用于对输入信号的脉冲进行展宽；
[0019] 延时电路3,其输入端电性连接脉冲展宽电路2的输出端，用于对展宽后的信号进 行精密延时；
[0020] 输出电路4，其输入端电性连接延时电路3的输出端，用于对精密延时后的信号进 行驱动输出；
[0021] 数字信号处理器1，其电性连接延时电路3,用于对延时电路3进行延时时间的编程 设置。
[0022] 如图2所示，本实施例中，所述的脉冲展宽电路2包含电性连接的非门模块和与门 N2A，非门模块包含四个电性连接的非门，第一非门N1A的输入端连接脉冲输入信号pulse_ in，第二非门NIB的输入端连接第一非门N1A的输出端，第三非门NIC的输入端连接第二非门 N1B的输出端，第四非门N1D的输入端连接第三非门NIC的输出端，与门N2A的一个输入端连 接脉冲输入信号pulse_in，与门N2A的第二个输入端连接第四非门N1D的输出端，与门N2A的 输出端连接延时电路3。
[0023] 所述的延时电路3包含若干电性连接的延时器，第一个延时器的输入端连接脉冲 展宽电路2的输出端，第二延时器的输入端连接第一个延时器的输出端，第三个延时器的输 入端连接第二个延时器的输出端，以此类推，最后一个延时器的输出端的连接输出电路4， 所有延时器的延时设置使能端和编程控制端分别连接数字信号处理器1，延时电路3中延时 器的最小分辨率决定了延时电路3的延时精度。
[0024]如图2所示，本实施例中，所述的延时电路3包含四个电性连接的延时器，第一延时 器D1的输入端连接脉冲展宽电路2的输出端，第二延时器D2的输入端连接第一延时器D1的 输出端，第三延时器D3的输入端连接第二延时器D2的输出端，第四延时器D4的输入端连接 第三延时器D3的输出端，第四延时器D4的输出端连接输出电路4，第一延时器D1、第二延时 器D2、第三延时器D3和第四延时器D4的延时时间编程设置的使能端和编程控制端分别连接 数字信号处理器1。
[0025] 本实施例中，延时器为8bit可编程延时器件，第一延时器D1、第二延时器D2、第三 延时器D3和第四延时器D4的延时分辨率分别为5ns、2ns、Ins、500ps，可得延时电路最大可 编程延时为：
[0026] 二（2s ...!.丨.（《+2..;.UOi'ms，:: 1UP 5ns，延时电路最小可编程延时为0ns， 延时分辨率为0.5ns。
[0027] 如图2所示，所述的输出电路包含运算放大器D5,运算放大器D5的输入端连接延时 电路3的输出端，运算放大器D5的输出端输出脉冲信号pu 1 s e_out。
[0028] 如图2所示，本实施例中，各个电路采用的型号如下