三维存储器件的擦除方法
【技术领域】
[0001]本发明涉及一种半导体器件操作方法，特别是涉及一种三维半导体存储器件的擦除方法。
【背景技术】
[0002]为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成
FtFt也/又。
[0003]如图1所示，具体的，可以首先在衬底111上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；选择性刻蚀沟道通孔侧壁的叠层结构以形成多个凹陷，例如部分地刻蚀去除ONO结构中的氮化物的一部分而在上下两层氧化物中形成凹陷，随后在凹陷中依次形成阻挡层、存储层、隧穿层构成的绝缘层堆叠；在沟道通孔中沉积多晶硅等材料沟道层114并填充绝缘隔离层115形成柱状沟道113;沿着字线(WL)方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层;湿法去除叠层中的某一类型材料(例如完全去除ONO结构中的氧化物，仅保留氮化物)，在柱状沟道周围留下横向分布的突起结构；在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如T1、W、Cu、Mo等)形成栅极堆叠211/221/231/……291，例如包括底部选择栅极线211、虚设栅极线221、字线231?281、顶部选择栅极线291;垂直各向异性刻蚀去除突起侧平面之外的栅极堆叠，直至露出突起侧面的栅极介质层;刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层，而留下的栅极堆叠夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区，由此构成多个串并联的MOSFET构成的门阵列而记录所存储的逻辑状态。通过控制栅极的电压，使得存储层中电荷分布发生变化，从而对应于逻辑状态的改变。
[0004]工作期间，图1中的多个字线(块，block)划分为包含至少两个子块(sub—block)，每个子块(sub—block)包含至少3个字线(wl)，其中，第一子块(sub—block，包括MC1、MC2、MC3)为未选中，第二子块(sub—block，包括MC4、MC5、MC6)为选中状态。具体的操作步骤方法如图2的流程图以及图3的时序所示:首先接收擦除指令;判断块是否被选中；如果否则将未选中的子块(sub-block)栅极为浮空(float)状态并结束，如果是则对选中的子块(sub—block)栅极施加电压Vss，如此使得选中的子块(sub—block)存储层中存储的电荷被擦去;接着进行验证，如果判断已经擦除成功则结束，否则返回重新向选中的子块(sub-block) 栅极施加电压 Vss 直至擦除成功。此后，可以接着判断在下一轮操作期间本轮未被选中的块是否被选中，如果是则继续进行相同的施加VSS并验证的步骤，否则继续浮置等待。
[0005]图4示出了图2的擦除方法和图3的时序图所对应的实际器件剖视图，其中下部施加Vers的为衬底层，而上部施加OV的为各个栅极字线。其中，对于选中的子块，假设第N-1、第N、第N+1、第N+2根字线为选中块中相邻的字线，当向该子块的栅极施加VSS(OV)而衬底施加擦除高压Vers以进行擦除操作时，在SiNx存储层中存储的已编程电子由浅色稍高的半圆所示，而擦除过程中的空穴由深色稍扁的半椭圆所示。在衬底高压Vers与栅极OV之间电势差所产生的强电场E作用下，空穴沿电场方向E向栅极移动，与存储层中的电子结合，如此使得编程过程中存储层所存储的电荷被擦除。
[0006]然而，由于所选中子块中各个字线的栅极之间存在横向电场E’(|E’|〈|E |)，使得部分空穴向相邻两个栅极字线之间的区域移动，使得空穴分布比较广泛，与电子之间存在失配(mismatch)，擦除后边缘部分有空穴残留，这些残留会造成后续的数据保持特性退化，最终造成器件失效。
【发明内容】
[0007]由上所述，本发明的目的在于克服上述技术困难，提出一种创新性三维半导体存储器件擦除方法。
[0008]为此，本发明一方面提供了一种三维存储器件擦除方法，包括:
[0009]步骤1、接收擦除命令；
[0010]步骤2、判定存储块是否被选中，是则执行步骤3，否则执行步骤4;
[0011 ]步骤3、执行奇偶字线交替擦除，随后执行步骤5;
[0012]步骤4、浮置未选中存储块的所有字线，随后结束；
[0013]步骤5、验证存储块是否擦除成功，是则结束，否则执行步骤3。
[0014]其中，步骤3进一步包括步骤:
[0015]步骤3a，将存储块拆分为奇数字线组和偶数字线组；
[0016]步骤3b，擦除奇数字线组的晶体管储电层中的编程电子，浮置偶数字线组的晶体管；
[0017]步骤3c，擦除偶数字线组的晶体管储电层中的编程电子，浮置奇数字线组的晶体管。
[0018]其中，步骤3b和步骤3c顺序相反。
[0019]其中，擦除奇数字线时，衬底施加高电压并且奇数字线对应的栅极施加低电压。
[0020]其中，衬底施加的高电压耦合至偶数字线对应的晶体管栅极，产生自衬底向奇数字线对应晶体管栅极的第一电场E，以及与E垂直、自偶数字线栅极指向奇数字线栅极方向的第二电场E’，该第二电场可以抑制擦除空穴的横向移动。
[0021 ]其中，存储块包括存储单元串中的N个晶体管，N大于等于2。
[0022]其中，存储块包括多个子块，或者是数目更多晶体管构成的存储块中的子块之一。
[0023]其中，三维存储器件包括沿垂直于衬底表面的方向分布的沟道层，沿着沟道层的侧壁交替层叠的多个绝缘层，夹设在相邻的绝缘层之间与器件字线相连的控制栅极，分布在沟道层与控制栅极之间的栅极绝缘层，位于沟道层顶部的漏极，以及位于多个存储单元的相邻两个存储单元之间的衬底中的源极。
[0024]其中，步骤3a由控制器以编程代码的方式软件地执行，或者在控制器的控制下编写FPGA等方式而固件地执行，或者在存储串周围设置额外的MOS晶体管构成多路选择器而硬件地实现。
[0025]其中，步骤5包括，控制器在器件单元外读取存储串中该块所有器件的存储状态并进行类似逻辑与的运算，如果所有晶体管存储状态均一致则表示擦除成功，否则验证失败；或者验证通过在存储单元串周围设置晶体管构成的多输入与门而硬件地判定。
[0026]依照本发明的三维半导体存储器件擦除方法，使得奇数字线和偶数字线交替选通/浮置，横向电场抑制擦除空穴的移动，使得存储层中电子能够被完全擦除而没有空穴残留，避免了器件失效。
【附图说明】
[0027]以下参照附图来详细说明本发明的技术方案，其中:
[0028]图1为现有技术3D存储器件的剖视图；
[0029]图2为图1所示器件的擦除操作的示意流程图；
[0030]图3为图2所示擦除操作的时序图；
[0031]图4为图1所示器件在图2所示擦除操作期间的电荷分布示意图；
[0032]图5为根据本发明实施例的3D存储器件的擦除操作的时序图；
[0033]图6为根据本发明实施例的3D存储器件的擦除操作的示意流程图；以及
[0034]图7为根据本发明实施例的擦除操作期间的电荷分布示意图。
【具体实施方式】
[0035]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了使得存储层中电子能够被完全擦除而没有空穴残留的半导体存储器件擦除方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、