次序或层级关系。
[0036]如图5和图6所示，根据本发明实施例的3D存储器件的擦除方法包括以下步骤:
[0037]1、接收擦除指令。例如外置的控制器(未示出)接收用户输入或者其他处理器(CPU、GPU等)的反馈指令，准备开始向衬底(图1中标号111)施加擦除电压Vers (例如+12V)。
[0038]2、根据逻辑信号判定一个块是否被选中，如果块未被选中，则浮置该未被选中的块中所有字线，也即将图1中的栅极231、241、251(或者261、271、281)浮置，例如底部(或顶部)选择晶体管关断而不向未被选中的块传送任何信号。
[0039]3、根据逻辑信号判定一个块是否被选中，如果该块被选中，执行擦除操作。具体的包括步骤:
[0040]步骤3a，拆分块中的奇数字线和偶数字线。例如在图1中，奇数字线为控制栅极231、251、271所对应，偶数字线为控制栅极241、261、281所对应。块不限于图1中所示的六个字线(两组子块，每个子块3个字线)，而是可以包括多个子块，或者是另外更多字线构成的大块中的某一个子块。换言之，本申请所述的擦除操作适用于任意2层(如N = 8，16，32，48...)字线(wl)的存储器结构。拆分步骤可以由控制器以编程代码的方式软件地执行，也可以在控制器的控制下编写FPGA等方式而固件地执行，或者还可以在图1所示结构的基础上在存储串周围设置额外的MOS晶体管构成多路选择器而硬件地实现。
[0041]步骤3b，擦除奇数字线，浮置偶数字线。进行擦除操作时，对于选中的块(block)，在控制器的控制下，向其衬底施加Vers高压，向奇数字线对应的栅极施加VSS(例如0V)。当奇数字线进行擦除操作，偶数字线浮空时，衬底的高压Vers会耦合到偶数字线的栅极。反之，偶数字线进行擦除时亦然。当奇数字线进行擦除操作，偶数字线浮空时，会产生自衬底向奇数字线字线(wl)栅极的强电场E，以及与E垂直，自偶数字线栅极指向奇数字线栅极方向的电场E’，该电场可以抑制擦除空穴的横向移动。反之，偶数字线擦除，奇数字线浮空时亦然。
[0042]步骤3c，擦除偶数字线，浮置奇数字线。该步骤与步骤3b状态相反。值得注意的是，虽然本申请一个实施例示出先执行步骤3b后执行步骤3c，也即先擦除奇数后擦除偶数，但是实际上在本发明其他实施例中步骤顺序可以倒转，也即先擦除偶数字线后擦除奇数字线。
[0043]4、判定是否通过验证，也即判定是否擦除成功。验证可以是控制器(例如经过位线也即器件的顶部漏极)在器件单元外读取存储串中该块所有器件的存储状态并进行类似逻辑与的运算，如果所有MOS管存储状态均一致为O则表示擦除成功，否则验证失败。此外，验证也可以通过在存储单元串周围设置MOS管构成的多输入与门而硬件地判定。
[0044]5、如果验证通过，也即擦除块成功，则流程结束。否则，返回至奇/偶擦除操作3b或3c，继续进行奇偶擦除直至通过验证、块擦除成功。
[0045]如图7所示，为根据本发明实施例的擦除操作期间的电荷分布示意图:通过将一个块(block)中的字线(wl)奇偶分开，分别施加电压Vss和float，以抑制擦除空穴在相邻字线储电层之间的移动，使得存储层中的电荷能够被完全擦除。
[0046]具体的，对同一个子块(sub—block)，假设第N—1，Ν，Ν+1，Ν+2根字线(wl)为其中相邻字线。
[0047]对该子块(sub—block)中第N，N+2根字线(wl)栅极施加Vss(OV)，进行擦除操作，使第N-1，N+1根字线的栅极浮空，不予操作。
[0048]如图7所示，第N，N+2根字线，其栅极施加Vss(0V)，存在自衬底向栅极的强电场E，空穴沿电场E方向移动，电子空穴结合，存储层中的电荷被擦除。
[0049]对未选中的N-1，N+1根字线，其栅极浮空，与衬底电压等势，因而电子未被擦除。第N--UN+1)根字线与第N根字线栅极之间也存在电势差，这样，选中的奇数字线两侧分别是未被选中的偶数字线，偶数字线的栅压为高，临近的奇偶字线之间也存在电势差，因此形成横向电场E’能有效地抑制空穴由第N根字线(wl)储电层向临近字线储电层的横向移动，使得第N根字线储电层中的电子被有效的擦除，并有效避免空穴残留。此外，较原有整个块(block) —起擦除的方法，擦除负载减小1/2。
[0050]依照本发明的三维半导体存储器件擦除方法，使得奇数字线和偶数字线交替选通/浮置，横向电场抑制擦除空穴的移动，使得存储层中电子能够被完全擦除而没有空穴残留，避免了器件失效。
[0051]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1.一种三维存储器件擦除方法，包括: 步骤1、接收擦除命令； 步骤2、判定存储块是否被选中，是则执行步骤3，否则执行步骤4; 步骤3、执行奇偶字线交替擦除，随后执行步骤5; 步骤4、浮置未选中存储块的所有字线，随后结束； 步骤5、验证存储块是否擦除成功，是则结束，否则执行步骤3。2.如权利要求1的三维存储器件擦除方法，其中，步骤3进一步包括步骤: 步骤3a，将存储块拆分为奇数字线组和偶数字线组； 步骤3b，擦除奇数字线组的晶体管储电层中的编程电子，浮置偶数字线组的晶体管； 步骤3c，擦除偶数字线组的晶体管储电层中的编程电子，浮置奇数字线组的晶体管。3.如权利要求2的三维存储器件擦除方法，其中，步骤3b和步骤3c顺序相反。4.如权利要求2的三维存储器件擦除方法，其中，擦除奇数字线时，衬底施加高电压并且奇数字线对应的栅极施加低电压。5.如权利要求4的三维存储器件擦除方法，其中，衬底施加的逻辑高电压耦合至偶数字线对应的晶体管栅极，产生自衬底向奇数字线对应晶体管栅极的第一电场E，以及与E垂直、自偶数字线栅极指向奇数字线栅极方向的第二电场E’，该第二电场可以抑制擦除空穴的横向移动。6.如权利要求1的三维存储器件擦除方法，其中，存储块包括存储单元串中的N个晶体管，N大于等于2。7.如权利要求1的三维存储器件擦除方法，其中，存储块包括多个子块，或者是数目更多晶体管构成的存储块中的子块之一。8.如权利要求1的三维存储器件擦除方法，其中，三维存储器件包括沿垂直于衬底表面的方向分布的沟道层，沿着沟道层的侧壁交替层叠的多个绝缘层，夹设在相邻的绝缘层之间与器件字线相连的控制栅极，分布在沟道层与控制栅极之间的栅极绝缘层，位于沟道层顶部的漏极，以及位于多个存储单元的相邻两个存储单元之间的衬底中的源极。9.如权利要求2的三维存储器件擦除方法，其中，步骤3a由控制器以编程代码的方式软件地执行，或者在控制器的控制下通过编写FPGA等方式而固件地执行，或者在存储串周围设置额外的MOS晶体管构成多路选择器而硬件地实现。10.如权利要求1的三维存储器件擦除方法，其中，步骤5包括，控制器在器件单元外读取存储串中该块所有器件的存储状态并进行类似逻辑与的运算，如果所有晶体管存储状态均一致则表示擦除成功，否则验证失败;或者验证通过在存储单元串周围设置晶体管构成的多输入与门而硬件地判定。
【专利摘要】一种三维存储器件擦除方法，包括：步骤1、接收擦除命令；步骤2、判定存储块是否被选中，是则执行步骤3，否则执行步骤4；步骤3、执行奇偶字线交替擦除，随后执行步骤5；步骤4、浮置未选中存储块的所有字线，随后结束；步骤5、验证存储块是否擦除成功，是则结束，否则执行步骤3。依照本发明的三维半导体存储器件擦除方法，使得奇数字线和偶数字线交替选通/浮置，横向电场抑制擦除空穴的移动，使得存储层中电子能够被完全擦除而没有空穴残留，避免了器件失效。
【IPC分类】G11C16/16
【公开号】CN105575431
【申请号】CN201610084134
【发明人】叶甜春
【申请人】中国科学院微电子研究所
【公开日】2016年5月11日
【申请日】2016年2月7日