半导体器件及其操作方法
【专利说明】半导体器件及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年11月5日提交的申请号为10-2014-0153087的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
[0003]各种的示例性实施例总体涉及一种半导体器件，更具体地，涉及一种包括存储块的半导体器件及其操作方法。
【背景技术】
[0004]半导体器件包括多个存储块。多个存储块被布置成线并且根据其在半导体器件中的位置而具有变化的特性。
[0005]因此，操作条件可以根据存储块中的每个的特性来设置。
【发明内容】
[0006]实施例针对一种能够通过改变用于所指定的存储块的操作条件来改善电特性的半导体器件以及一种操作方法。
[0007]根据一个实施例的半导体器件可以包括:存储阵列，包括存储块；以及操作电路，适用于对包括在选定存储块中的存储单元和选择晶体管执行编程循环和擦除循环，其中操作电路对选择晶体管执行编程循环，使得基于选定存储块的单元电流值与参考单元电流值之间的差异而在选择晶体管的阈值电压与目标阈值电压之间发生差异。
[0008]根据另一个实施例的半导体器件可以包括:存储器件，包括存储块；以及电流测量电路，适用于经由位线来测量选定存储块的单元电流值，其中，存储器件对选择晶体管执行编程循环，使得基于选定存储块的单元电流值与参考单元电流值之间的差异而在包括在选定存储块中的选择晶体管的阈值电压与目标阈值电压之间发生差异。
[0009]根据又一个实施例的半导体器件可以包括:存储阵列，包括存储块；操作电路，适用于在基于补偿值来改变用于存储单元和选择晶体管的编程条件时，对包括在选定存储块中的存储单元和选择晶体管执行编程循环；以及电流测量电路，适用于基于参考单元电流值和选定存储块的单元电流值来确定补偿值。
[0010]根据另一个实施例的半导体器件的操作方法可以包括:确定参考单元电流值；测量选定存储块的单元电流值；基于选定存储块的单元电流值以及参考单元电流值来确定补偿值；当基于补偿值来改变用于存储单元和选择晶体管的编程条件时，对包括在选定存储块中的存储单元和选择晶体管执行编程循环；以及迭代单元电流值的测量、补偿值的确定以及编程循环的执行，直到选定存储块是最后块。
【附图说明】
[0011]图1是示出根据一个实施例的半导体器件的框图；
[0012]图2A和图2B是示出根据一个实施例的存储块的示图；
[0013]图3A至图3C是示出根据另一个实施例的存储块的示图；
[0014]图4是示出根据一个实施例的半导体器件的操作方法的流程图；
[0015]图5是根据一个实施例的存储系统的示意框图；
[0016]图6是执行根据先前描述的各种实施例的编程操作的融合式(fus1n)存储器件或融合式存储系统的示意框图；以及
[0017]图7是根据一个实施例的包括快闪存储器件的计算系统的示意框图。
【具体实施方式】
[0018]在下文，将参考附图来详细地描述各种示例性实施例。在附图中，为了便于说明，组件的厚度和长度可以被夸大。在下面描述中，为了解释的简化和简洁，相关的功能和构造的详细解释可以被省略。相同的附图标记在说明书和附图中指示相同的组件。
[0019]图1是示出根据一个实施例的半导体器件的框图。
[0020]参照图1，半导体器件可以包括存储器件100以及电流测量电路200。存储器件100可以包括存储阵列110以及操作电路120至140。存储阵列110可以包括多个存储块110A1、110A2、110B1、110B2、110B3、110C1 以及 110C2。存储块 110A1 至 110C2 中的每个可以包括多个存储串。存储串的每个可以包括多个存储单元。在快闪存储器件中，存储块可以包括快闪存储单元。例如，存储块可以包括快闪存储单元，快闪存储单元中的每个具有由多晶硅形成的浮栅或包括氮化物层的电荷储存层。
[0021]存储块可以包括分别耦接至位线且与公共源极线并联耦接的存储串。存储串可以包括在半导体衬底之上的二维(2D)结构或三维(3D)结构。在以下详细地描述每个存储块的结构。
[0022]图2A和图2B是示出根据一个实施例的图1的存储块的示图。详细地，图2A是示出图1的存储块110B1和110B2的电路图，并且图2B是示出源极选择晶体管SST与漏极选择晶体管DST以及多个存储单元COO至CnO中的任意一个的横截面图。
[0023]参照图2A，存储块110B1和110B2的每个可以包括耦接在位线BL与公共源极线SL之间的多个存储串ST。换言之，存储串ST可以分别耦接至位线BL并且共同地耦接至公共源极线SL。存储串ST中的每个可以包括:源极选择晶体管SST，具有耦接至公共源极线SL的源极；单元串，包括彼此串联耦接的多个存储单元COO至CnO ;以及漏极选择晶体管DST，具有耦接至相应的位线BL的漏极。包括在单元串中的存储单元COO至CnO可以串联耦接在源极选择晶体管SST与漏极选择晶体管DST之间。源极选择晶体管SST的栅极可以耦接至源极选择线SSL，存储单元COO至CnO的栅极可以分别耦接至字线WLO至WLn，并且漏极选择晶体管DST的栅极可以耦接至漏极选择线DSL。
[0024]漏极选择晶体管DST可以控制单元串与位线BL之间的连接或断开。源极选择晶体管SST可以控制单元串与公共源极线SL之间的连接或断开。
[0025]在与非(NAND)快闪存储器件中，包括在存储单元块中的存储单元可以被划分成物理页单位或逻辑页单位。例如，耦接至单个字线(例如，字线WL0)的存储单元COO至COk可以形成单个物理页PAGE。此外，耦接至字线WLO的偶数存储单元COO、C02、C04和COk-1可以形成偶数页，并且奇数存储单元C01、C03、C05和COk可以形成奇数页。因此，偶数页和奇数页可以是用于编程操作和读取操作的基本单位。
[0026]参照图2B，源极选择晶体管SST与漏极选择晶体管DST以及存储单元COO至CnO可以具有大体上相同的结构。更具体地，选择晶体管和存储单元中的每个可以具有包括由氮化物层形成的电荷储存层的硅-氧化物-氮化物-氧化物-硅(SONOS)结构。
[0027]换言之，选择晶体管可以包括源极S、漏极D、隧道绝缘层Tox、电荷储存层CTLJi挡绝缘层Box以及控制栅极CG。源极S与漏极D可以形成在衬底SUB中。隧道绝缘层Tox、电荷储存层CTL、阻挡绝缘层Box以及控制栅极CG可以形成在源极S与漏极D之间的衬底SUB之上。电荷储存层CTL可以包括氮化物层。
[0028]图3A至图3C是示出根据另一个实施例的图1的存储块的示图。详细地，图3C是示出图1的存储块110B1的电路图，图3A是示出包括在图3C的存储块110B1中的存储串ST的透视图，以及图3B是示出图3A的存储串ST的电路图。
[0029]参照图3A，包括凹陷部(recessed port1n)的管道栅极PG可以形成在半导体衬底SUB中，并且管道沟道层PC可以形成在管道栅极PG的凹陷部中。多个垂直沟道层SPl和SP2可以形成在管道沟道层PC上。一对垂直沟道层的第一垂直沟道层SPl的顶部可以耦接至公共源极线SL。第二垂直沟道层SP2的顶部可以耦接至位线BL。垂直沟道层SPl和SP2可以包括多晶硅。
[0030]多个导电层DSL以及WLn至WLk+Ι可以在不同的位置处形成为围绕第二垂直沟道层SP2。多个导电层SSL以及WLO至WLk可以在不同的位置处形成为围绕第一垂直沟道层SPlo包括电荷储存层的多层膜(未示出)可以形成在垂直沟道层SPl和SP2的表面以及管道沟道层PC的表面上。多层膜也可以形成在垂直沟道层SPl和SP2与导电层DSL、WLn至WLk+Ι和SSL、WLO至WLk之间以及管道沟道层PC与管道栅极PG之间。
[0031]围绕第二垂直沟道层SP2的最上面的导电层可以是漏极选择线DSL，并且在漏极选择线DSL之下的下导电层可以是字线WLn至WLk+Ι。围绕第一垂直沟道层SPl的最上面的导电层可以是源极选择线SSL，并且在源极选择线SSL之下的下导电层可以是字线WLO至WLk0用作字线的导电层中的一些可以是虚设字