线(未示出)。
[0032]换言之，第一导电层SSL和WLO至WLk以及第二导电层DSL和WLn至WLk+Ι可以层叠在半导体衬底的不同区域中。穿过第一导电层SSL和WLO至WLk的第一垂直沟道层SPl可以在源极线SL与管道沟道层PC之间沿垂直方向耦接至衬底SUB。穿过第二导电层DSL和WLn至WLk+Ι的第二垂直沟道层SP2可以在位线BL与管道沟道层PC之间沿垂直方向耦接至衬底SUB。
[0033]参照图3B，漏极选择晶体管DST可以形成在其中漏极选择线DSL围绕第二垂直沟道层SP2的位置处。主单元晶体管Cn至Ck+Ι可以形成在其中字线WLn至WLk+Ι分别围绕第二垂直沟道层SP2的位置处。源极选择晶体管SST可以形成在其中源极选择线SSL围绕第一垂直沟道层SPl的位置处。主单元晶体管CO至Ck可以形成在其中字线WLO至WLk分别围绕第一垂直沟道层SPl的位置处。
[0034]在具有上述结构的存储块中，存储串ST可以包括:漏极选择晶体管DST和主单元晶体管Cn至Ck+Ι，漏极选择晶体管DST和主单元晶体管Cn至Ck+Ι在位线BL与管道沟道层PC之间沿垂直方向耦接至衬底SUB ;以及源极选择晶体管SST和主单元晶体管CO至Ck，源极选择晶体管SST和主单元晶体管CO至Ck在公共源极线CSL与管道沟道层PC之间沿垂直方向耦接至衬底SUB。虚设单元晶体管(未示出)还可以耦接在选择晶体管DST或SST与主单元晶体管Cn或CO之间。虚设单元晶体管(未示出)还可以親接在主单元晶体管Ck+1或Ck与管道晶体管PT之间。
[0035]耦接在公共源极线SL与管道晶体管PT之间的源极选择晶体管SST和主单元晶体管CO至Ck可以形成第一垂直存储串。耦接在位线BL与管道晶体管PT之间的漏极选择晶体管DST和主单元晶体管Cn至Ck+Ι可以形成第二垂直存储串。
[0036]参照图3C，存储块110B1可以包括耦接至位线BL的多个存储串ST。在P-BiCS结构中，存储串ST中的每个可以包括:第一垂直存储串SST和CO至C7，沿垂直方向耦接在公共源极线SL与衬底的管道晶体管PT之间；以及第二垂直存储串C8至C15和DST，沿垂直方向耦接在位线BL与衬底的管道晶体管PT之间。第一垂直存储串SST和CO至C7可以包括源极选择晶体管SST和存储单元CO至C7。源极选择晶体管SST可以响应于施加至源极选择线SSLl的电压而控制。存储单元CO至C7可以响应于施加至层叠的字线WLO至WL7的电压而控制。第二垂直存储串C8至C15和DST可以包括漏极选择晶体管DST和存储单元C8至C15。漏极选择晶体管DST可以响应于施加至漏极选择线DSLl的电压而控制，并且存储单元C8至C15可以响应于施加至层叠的字线WL8至WL15的电压而控制。
[0037]当存储块110B1被选择时，耦接在一对存储单元C7和C8之间并且位于具有P-BiCS结构的存储串的中间的管道晶体管PT可以将包括在选定存储块110B1中的第一垂直存储串SST和CO至C7的沟道层与第二垂直存储串C8至C15和DST的沟道层彼此电耦接。
[0038]在2D结构的存储块中，存储串中的每个可以耦接至位线中的每个，并且存储块的漏极选择晶体管可以被单个漏极选择线控制。然而，在3D结构的存储块110B1中，多个存储串ST可以共同地耦接至位线BL中的每个。在相同的存储块110B1中耦接至位线BL中的一个并且由相同字线控制的存储串ST的数目可以根据设计的目的来改变，S卩，以适合设计者的特定目标。
[0039]由于多个存储串ST与单个位线BL并联耦接，因此漏极选择晶体管DST可以响应于施加至漏极选择线DSLl至DSL4的选择电压而被独立地控制，以选择性地将单个位线BL耦接至存储串ST。
[0040]沿垂直方向耦接在存储块110B1中的第一垂直存储串SST和CO至C7的存储单元CO至C7以及第二垂直存储串C8至C15和DST的存储单元C8至C15可以分别响应于施加至层叠的字线WLO至WL7以及层叠的字线WL8至WL15的操作电压而控制。字线WLO至WL15可以被划分成存储块单元。
[0041]选择线DSL和SSL以及字线WLO至WL15可以是存储块110B1的局部线。更具体地，源极选择线SSL和字线WLO至WL7可以是第一垂直存储串的局部线，并且漏极选择线DSL和字线WL8至WL15可以是第二垂直存储串的局部线。存储块110B1中的管道晶体管PT的管道栅极PG可以被共同地耦接。
[0042]再次参照图1和图3B，操作电路120至140可以对耦接至选定字线(例如，WL0)的存储单元CO执行编程循环、擦除循环以及读取操作。编程循环可以包括编程操作和编程验证操作。擦除循环可以包括擦除操作和擦除验证操作。操作电路120至140可以在擦除循环之后执行编程操作(或编程后操作)以控制擦除电平，存储单元的阈值电压被分布在该擦除电平处。
[0043]为了执行编程循环、擦除循环以及读取操作，操作电路120至140可以选择性地将操作电压输出至选定存储块的局部线SSL、WLO至WLn、PG和DSL以及公共源极线SL，控制位线BL的预充电/放电，或感测位线BL的电流流动(或电压变化)。
[0044]在NAND快闪存储器中，操作电路可以包括控制电路120、电压供应电路130以及读取/写入电路140。
[0045]控制电路120可以响应于从外部设备输入的命令信号CMD来控制电压供应电路130 产生具有目标电平的操作电压 Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl、Vsl以及Vpg，以执行编程循环、擦除循环以及读取操作，并且将操作电压施加至选定存储块的局部线SSL、WL0至WLn、PG和DSL以及公共源极线SL。控制电路120可以控制读取/写入电路140以将电压控制信号CMDv输出至电压供应电路130。此外，控制电路120可以响应于要储存至存储单元的数据来控制位线BL的预充电/放电，以执行编程循环、擦除循环以及读取操作，或在读取操作或编程验证操作期间感测位线BL上的电流流动(或电压变化)。控制电路120可以将操作控制信号CMDpb输出至读取/写入电路140。
[0046]电压供应电路130可以响应于来自控制电路120的电压控制信号CMDv来产生对存储单元执行编程循环、擦除循环以及读取操作所必需的操作电压Verase、Vpgm, Vread,Vverify、Vpass、Vdsl、Vssl、Vsl以及Vpg。这些操作电压可以包括擦除电压Verase、编程电压Vpgm、读取电压Vread、通过电压Vpass、选择电压Vdsl和Vssl、公共源极电压Vsl以及管道栅极电压Vpg。此外，电压供应电路130可以响应于来自控制电路120的行地址信号(未示出)来将操作电压输出至选定存储块的局部线SSL、WLO至WLn、PG和DSL以及公共源极线SL。
[0047]读取/写入电路140可以包括经由位线BL耦接至存储阵列110的多个页缓冲器(未示出)。更具体地，页缓冲器中的每个可以耦接至位线BL中的每个。换言之，页缓冲器可以以一对一的方式来耦接至位线BL。页缓冲器可以在编程操作期间响应于来自控制电路120的操作控制信号CMDpb以及要储存在存储单元中的数据DATA来选择性地预充电位线BL。页缓冲器可以在编程验证操作或读取操作期间，响应于来自控制电路120的操作控制信号CMDpb来预充电位线BL、感测位线BL上的电压变化或电流、以及锁存从存储单元读取的数据。
[0048]电流测量电路200可以耦接至存储器件100的位线BL，并且经由位线BL耦接至存储阵列110的存储块110A1、110A2、110B1、110B2、110B3、110C1以及110C2。电流测量电路200可以親接至位线BL以确定存储块的参考单元电流值或选定存储块的单元电流值。电流测量电路200可以包括在与存储器件100可分离的外部设备中。
[0049]电流测量电路200可以通过感测从位线BL流到公共源极线SL的电流量来测量单元电流值。当存储单元和选择晶体管处于擦除状态时，存储器件100的操作电路120至140可以将例如0.9V的第一正电压施加至位线BL、将例如OV的接地电压施加至公共源极线SL以及将例如5V的第二正电压施加至存储单元和选择晶体管，使得电流测量电路200可以测量单元电流值。
[0050]电流测量电路