静态随机存储器的制造方法
【技术领域】
[0001]本申请涉及存储器领域，具体而言，涉及一种静态随机存储器。
【背景技术】
[0002]静态随机存储器(SRAM)可以实现快速的读/写操作。图1是根据现有技术的一种6T静态随机存储器的示意图，如图1所示，该6T静态随机存储器的每个存储模块包含6个晶体管，分别是晶体管PG-1、晶体管PG-2、晶体管PU-1、晶体管PD-1、晶体管PU-2和晶体管Η)-2。晶体管PU-1、晶体管PD-1、晶体管PU-2、晶体管PD-2、电源VDD和地VSS共同构成存储单元，用于存储电平状态，即高电平状态和低电平状态，该存储单元包括两个存储节点，分别是存储节点Q和存储节点QN，存储节点Q和存储节点QN存储一对相反的电平状态。字线WL连接至晶体管PG-1和晶体管PG-2的栅极，用于控制从存储单元读出电平状态或是向存储单元写入电平状态。晶体管PG-1通过源极和漏极连接在存储单元的存储节点Q和位线BL之间，晶体管PG-2通过源极和漏极连接在存储单元的存储节点QN和位线BLB之间。
[0003]当字线WL为高电平时，晶体管PG-1和晶体管PG-2同时导通，位线BL可以读取到存储节点Q的电平状态，位线BLB可以读取到存储节点QN的电平状态，实现从存储单元读取数据。同样的，例如向存储单元写入高电平“1”，首先将位线BL加入高电平，相应的位线BLB加入低电平，当字线WL为高电平时，晶体管PG-1和晶体管PG-2同时导通，位线BL、位线BLB的电平状态分别传输至存储节点Q和存储节点QN，使得存储节点Q为高电平状态“1”，相应的存储节点QN为低电平状态“0”，实现向存储单元写入数据。
[0004]该6T静态随机存储器只能实现单端口读/写，读写效率较低，并且该T静态随机存储器的存储节点电压会受到读操作的影响，静态噪声容限值较小，存储器稳定性太低。
[0005]图2是根据现有技术的一种双端口静态随机存储器示意图，如图2所示，该双端口静态随机存储器在图1所示的6T静态随机存储器的基础上，增加了晶体管PGA2和晶体管PGB2，以及位线BL2、BLlB和字线WLB，其中，晶体管PGA2通过源极或是漏极连接至位线BL2，晶体管PGB2通过源极或是漏极连接至位线BL1B，晶体管PGA2和晶体管PGB2栅极连接至字线WLB。图中其他元件分别与图1中元件对应，位线BLl对应于位线BL，位线BL2B对应于位线BLB，晶体管PGAl对应于晶体管PG-1，晶体管PGBl对应于晶体管PG-2，字线WLA对应于字线WL。
[0006]该双端口静态随机存储器可以实现同时从两个端口读/写，即可以同时从两个端口写入数据或是从两个端口读出数据，其读写效率得到提高，但是该双端口静态随机存储器的两个端口的读写操作会相互影响，其稳定性比传统的6T静态随机存储器还低。
[0007]为了提高静态随机存储器的静态噪声容限和稳定性，制造了 8T静态随机存储器和1T静态随机存储器，图3是根据现有技术的一种8T静态随机存储器示意图，图4是根据现有技术的一种1T静态随机存储器示意图。
[0008]如图3所示，8T静态随机存储器通过在图1所示的6T静态随机存储器的基础上增加了晶体管RPD和晶体管RPG，位线RBL经由晶体管RPD和晶体管RPG连接至存储节点QN，晶体管RPG的栅极连接至字线RWL，该字线RWL用于控制从静态随机存储器中读出数据，晶体管PG-1和晶体管PG-2连接至字线WWL，位线WffL用于控制向静态随机存储器中写入数据，该8T静态随机存储器其他部分同图1所示的6T静态随机存储器。由于晶体管RPD和晶体管RPG的存在，使得读端口电压不会影响到存储节点QN的电压，从而静态随机存储器的稳定性得到提高，静态噪声容限值变大，但是该8T静态随机存储器只能执行单端口读操作，读取效率较低。
[0009]如图4所示，1T静态随机存储器在8T静态随机存储器基础上进行了改进，在晶体管RPD和晶体管RPG对称的位置增加了两个晶体管，并且这两个晶体管连接至字线RWL和位线RBL，位线RBLB对应于图3中的位线RBL。该1T静态随机存储器的其他部分同图3所示的8T静态随机存储器。该1T静态随机存储器可以实现差分式读取，提高了存储器的访问速度，而且具有较高的稳定性，但是该1T静态随机存储器每个存储单元包含10个晶体管，面积较大，不利于集成制造。
[0010]综上，静态存储器(SRAM)可以实现快速的读/写操作，但是读静态噪声容限(RSNM)变得越来越差，稳定性越来越低。双端口(2RW，2个读写端口)静态存储器的读静态噪声容限比传统的6T静态存储器更差，虽然该双端口(2RW)静态存储器具有更快的存取速度。为了实现高读静态噪声容限，发明了 8T静态存储器和1T静态存储器，但是它的存取速度以及单元面积难以满足要求。
[0011]针对现有技术中静态随机存储器读取数据操作稳定性低的问题，目前尚未提出有效的解决方案。
【发明内容】
[0012]本申请实施例提供了一种静态随机存储器，以解决静态随机存储器读取数据操作稳定性低的问题。
[0013]根据本申请实施例的一个方面，提供了一种静态随机存储器，包括:第一位线;第一晶体管，通过源极和漏极连接在第一位线与电源或地之间；N个存储单元，该N个存储单元中的每一个用于存储电平状态，电平状态包括高电平和低电平，N大于等于I #个第二晶体管，与N个存储单元一一对应，N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元与第一晶体管的栅极之间；N个第一字线，与N个第二晶体管一一对应，N个第一字线中的每一个连接至对应的第二晶体管的栅极，用于控制从对应的存储单元读出电平状
O
[0014]进一步地，N个存储单元中的每一存储单元包括:第一存储节点,用于存储与每一存储单元的电平状态同相的电平状态；第二存储节点，用于存储与每一存储单元的电平状态反相的电平状态；其中，N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元中的第一存储节点与第一晶体管的栅极之间，或者，N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元中的第二存储节点与第一晶体管的栅极之间。
[0015]进一步地，N个存储单元中的每一存储单元包括:第一反相器,连接在第一存储节点与第二存储节点之间；第二反相器，相对于第一反相器反向地连接在第一存储节点与第二存储节点之间。
[0016]进一步地，N个存储单元中的每一存储单元包括:第一 PM0S，通过源极和漏极连接在电源与第一存储节点之间，第一 PMOS的栅极连接至第二存储节点；第一 NM0S，通过源极和漏极连接在第一存储节点与地之间，第一 NMOS的栅极连接至第二存储节点；第二 PM0S，通过源极和漏极连接在电源与第二存储节点之间，第二 PMOS的栅极连接至第一存储节点；第二 NM0S，通过源极和漏极连接在第二存储节点与地之间，第二 NMOS的栅极连接至第一存储节点。
[0017]进一步地，该静态随机存储器还包括:第二位线；N个第三晶体管，与N个存储单元一一对应，N个第三晶体管中的每一个通过源极和漏极连接在对应的存储单元与第二位线之间；N个第二字线，与N个第三晶体管一一对应，N个第二字线中的每一个连接至对应的第三晶体管的栅极，用于控制向对应的存储单元写入电平状态。
[0018]进一步地，该静态随机存储器还包括:第三位线；N个第四晶体管，与N个存储单元一一对应，N个第四晶体管中的每一个通过源极和漏极连接在对应的存储单元与第三位线之间；N个第三字线，与N个第四晶体管一一对应，N个第三字线中的每一个连接至对应的第四晶体管的栅极，用于控制向对应的存储单元写入电平状态。
[0019]进一步地，该静态随机存储器还包括:处理器，连接第一位线和N个第一字线，用于向N个第一字线中的任一第一字线输出控制信号，以及从第一位线读出与任一第一字线对应的存储单元的电平状态，控制信号用于控制任一第一字线对应的第二晶体管的源极和漏极之间的导通。
[0020]进一步地,第一晶体管和第二晶体管为NM0S。
[0021]在本申请提供的静态随机存储器，通过第一字线控制第一晶体管和第二晶体管实现读静态存储器数据时保持存储单元的电平状态不变，达到了提高静态随机存储器读取数据操作稳定性的目的，进而解决了静态随机存储器读取数据操作稳定性低的技术问题。
【附图说明】
[0022]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0023]图1是根据现有技术的一种6T静态随机存储器的示意图；
[0024]图2是根据现有技术的一种双端口静态随机存储器示意图；
[0025]图3是根据现有技术的一种8T静态随机存储器示意图；
[0026]图4是根据现有技术的一种1