抗单粒子翻转的锁存型灵敏放大器的制造方法
【技术领域】
[0001]本发明涉及电子行业集成电路技术领域，尤其涉及一种抗单粒子翻转的锁存型灵敏放大器。
【背景技术】
[0002]单粒子效应是指高能带电粒子在穿过微电子器件的灵敏区时，沉积能量，产生足够数量的电荷，这些电荷被器件电极收集后，造成器件逻辑状态的非正常改变或器件损坏，它是一种随机效应。除了空间高能粒子以外，各种核辐射、电磁辐射环境也是产生单粒子效应的主要原因。单粒子翻转是辐照环境下集成电路最常见的一种单粒子效应，它会导致存储数据的错误。
[0003]锁存型灵敏放大器是一种带时钟控制的比较器，将小信号差分输入转换为全摆幅输出，广泛应用于存储器，数据转换，数据传输等电路设计中，作为数模混合电路中的关键元件之一，其抗辐照性能尤为重要，因为在读取数据的过程中一旦出现单粒子翻转，会引起读出数据错误，甚至导致系统失效，随着空间技术、核技术和战略武器的发展，各种电子设备已经广泛应用于人造卫星、宇宙飞船、运载火箭、远程导弹和核武器控制系统中。构成电子设备的电子元器件不可避免的要处于辐射环境中，由于半导体技术的迅猛发展，航天器用半导体器件的集成度不断提高，特征尺寸越来越小，工作电压越来越低，相应地，临界电荷也越来越小，单粒子效应越来越容易发生。因此加固锁存灵敏放大器成为空间数模混合电路应用需要解决的至关重要的问题。
[0004]图1为现有技术中未进行加固的普通锁存灵敏放大器的电路图。请参照图1，当电路工作在读取数据状态，节点OUT或0UT_B中任意一个节点遭受重离子轰击发生由I到O的状态翻转，会导致另一输出端的数据发生O到I的状态翻转，同时错误数据将会由OUT和0UT_B传递至下一级电路，引起读出数据错误。目前常见的单粒子翻转加固手段主要有以下两种:
[0005]工艺加固:工艺加固是指使用特殊的工艺流程和不同的工艺参数从而使器件具有良好的抗福射特性，例如通过采用SOI (Silicon on Insulator)工艺,SOI工艺采用全介质隔离技术，可以有效减小重离子轨迹上的电荷收集，从而达到提高抗单粒子翻转性能的目的，但SOI工艺成本高，可选择的工艺线少，集成度通常落后商用工艺。
[0006]设计加固:相对于工艺加固，设计加固技术具有两个最大的优点。一是不需要新的工艺或新的掩模；二是在提高抗单粒子翻转能力的同时不会明显增加单元的写入时间。抗单粒子翻转采用设计加固是最合适的选择，设计加固可以使用较先进商用工艺生产线，相对特殊工艺成本大大降低，集成度更高，电子器件的速度更快，功耗更低。随着半导体技术发展，目前常用的加固结构能在不同层次抵抗单粒子翻转:电阻加固的方法是通过引入反馈电阻增加反馈时间，从而提高单元的抗单粒子翻转能力，这一方法在早期大量使用，其最大的缺点是降低了写速度，尤其是在低温条件下。
[0007]在实现本发明的过程中，申请人发现现有的锁存型灵敏放大器抗辐照加固常用方案中，工艺加固可以有效减小单粒子轨迹上的电荷收集，但造价昂贵，可选择的工艺线少，集成度通常比商用工艺落后三代左右；各种灵敏放大器设计加固方案中，有的翻转不容易恢复或翻转恢复时间长，有的面积开销大。
【发明内容】
[0008](一)要解决的技术问题
[0009]鉴于上述技术问题，本发明提供了一种抗单粒子翻转的锁存型灵敏放大器，能够满足抗单粒子翻转的同时保持较快的读速度，较短的翻转恢复时间，较低的功耗，且可以使用普通的商用工艺线。
[0010](二)技术方案
[0011]根据本发明的一个方面，提供了一种抗单粒子翻转的锁存型灵敏放大器。该锁存型灵敏放大器包括:锁存型灵敏放大器本体，其比较电路中包含两个上拉PMOS管-第四上拉PMOS管P4和第五上拉PMOS管P5 ；以及隔离单元，包括:第二 PMOS管P2和第三PMOS管P3，其中:第二 PMOS管P2，其栅极连接字线BL，其源极连接至电源，其漏极连接至锁存型灵敏放大器本体中比较电路中所述第四上拉PMOS管P4的源极；以及第三PMOS管P3，其栅极连接至字线BLB，其源极连接至电源，其漏极连接至锁存型灵敏放大器本体中比较电路所述第五上拉PMOS管P5的源极；其中，所述锁存型灵敏放大器本体的两输出端分别连接至所述锁存型灵敏放大器的两输出端(OUT和0UT_B)。
[0012](三)有益效果
[0013]从上述技术方案可以看出，本发明抗单粒子翻转的锁存型灵敏放大器具有以下有益效果:
[0014](I)在普通锁存灵敏放大器的结构基础上添加两个P型晶体管构成的隔离单元，在保持了普通结构的高性能的同时由于隔离单元的限流作用同时降低了电路的功耗，当节点nl或n2发生I到O翻转后，可以通过隔离单元将其状态迅速恢复为I ;
[0015](2)输出端连接翻转缓解单元，当输出的某一端发生翻转，此时两个输出端状态相同，异或门输出由I变成0，此时翻转缓解单元中的三态缓冲器关闭，最终输出结果得到保持，从而可以有效防止错误电平传播至下一级电路；
[0016](3)该锁存型灵敏放大器可用于高速SRAM电路，由于是采用电路设计加固的方法，因此可以采用商用体硅CMOS工艺，实现降低制造成本。
【附图说明】
[0017]图1为现有技术中未进行加固的普通锁存型灵敏放大器的电路图；
[0018]图2为根据本发明实施例抗单粒子翻转的锁存型灵敏放大器的电路图；
[0019]图3为图2所示锁存型灵敏放大器工作原理的示意图；
[0020]图4为根据本发明第二实施例抗单粒子翻转的锁存型灵敏放大器的电路图；
[0021]图5为根据本发明第三实施例抗单粒子翻转的锁存型灵敏放大器的电路图。
【具体实施方式】
[0022]为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为所属技术领域中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。
[0023]本发明在普通锁存灵敏放大器比较电路的上拉PMOS管源极与电源之间添加隔离单元，防止第一节点nl (指第二 PMOS管P2的漏极和第四上拉PMOS管P4的源极)、第二节点n2 (指第三PMOS管P3的漏极和第五上拉PMOS管P5的源极)、第三节点n3 (指第四上拉PMOS管的漏极)和/或第四节点(指第五上拉PMOS管的漏极)发生I到O翻转后的相互影响，并在比较电路的输出端添加瞬态错误缓解单元，避免上述四个节点发生单粒子翻转后传播到读出电路的下一级。
[0024]在本发明的第一个示例性实施例中，提供了一种抗单粒子翻转的锁存灵敏放大器。图2为根据本发明实施例抗单粒子翻转的锁存型灵敏放大器的电路图。如图2所示，本实施例抗单粒子翻转的锁存型灵敏放大器包括:
[0025]锁存型灵敏放大器本体，其比较电路中包含两个上拉PMOS管-第四上拉PMOS管P4和第五上拉PMOS管P5 ；
[0026]隔离单元，包括:第二 PMOS管P2和第三PMOS管P3，其中，第二 PMOS管P2的栅极连接字线BL，其源极连接至电源，其漏极连接至锁存型灵敏放大器本体中比较电路中第四上拉PMOS管P4的源极；第三PMOS管P3的栅极连接至字线BLB，其源极连接至电源，其漏极连接至锁存型灵敏放大器本体中比较电路中第五上拉PMOS管P5的源极；
[0027]瞬态效应缓解单元，其连接于锁存型灵敏放大器本体的两输出端与本实施例锁存型灵敏放大器的两输出端-OUT端和0UT_B之间，用于避免本级锁存型灵敏放大器的单粒子翻转错误传递到下一级锁存型灵敏放大器；
[0028]其中，字线BL和字线BLB为同一字线的两端，两者极性相反，两输出端-OUT端和0UT_B极性也相反。
[0029]本实施例中，在未加固的锁存灵敏放大器的比较电路中加入隔离单元，避免第一节点η 1、第二节点η2、第三节点η3、第四节点η4与之间因为反转导致的相互影响，并在比较电路的输出端添加瞬态错误缓解单元，避免nl或η2发生单粒子翻转后传播到读出电路的下一级。
[0030]以下对本实施例抗单粒子翻转的锁存型灵敏放大器的各个组成部分进行详细说明。
[0031]请参照图2，本实施例中，锁存型灵敏放大器本体包括:第一预充PMOS管Ρ1、第六预充PMOS管Ρ6和比较电路。
[0032]第一预充PMOS管Ρ1，其栅极连接至锁存型灵敏放大器的时钟输入端，其源极连接至电源，其漏极连接第三节点η3。
[0033]第六预充PMOS管Ρ6，其栅极连接至锁存型灵敏放大器的时钟输入端，其源极连接至电源，其漏极连接第四节点η4。
[0034]比较电路，包括:第四上拉PMOS管Ρ4、第五上拉PMOS管Ρ5、第一 NMOS管N1、第二NMOS管Ν2、第三NMOS管Ν3、第四NMOS管Ν4和第五NMOS管Ν5，其中:第四上拉PMOS管Ρ4，其源极连接至第一节点nl，其漏极连接至第三节点n3 ;第五上拉PMOS管P5，其源极连接至第二节点n2，其漏极连接至第四节点n4 ;第一 NMOS管NI，其栅极连接至第四上拉PMOS管P4的栅极以及第四节点n4，其漏极连接至第三节点n3 ;第二 NMOS管N2，其栅极连接至第五上拉PMOS管P5的栅极以及第三节点n3 ;其漏极连接至第四节点n4 ;第三NMOS管N3，其栅极连接至字线BL ;其漏极通过第五节点n5连接至第一 NMOS管NI的源极，其源极连接至第七节点n7 ;第四NMOS管N4，其栅极连接至字线BLB，其漏极通过第六节点n6连接至第二NMOS管N2的源极，其源极连接至第七节点n7 ;第五NMOS管N5，其栅极连接至锁存型灵敏放大器的时钟输入端，其漏极连接至第七