的第三晶体管304的栅极，用于控制向对应的存储单元写入电平状态。
[0059]如图5所示，第三晶体管304的栅极连接至第二字线306，该第三晶体管304通过源极连接至第二位线308，该第三晶体管304的漏极连接在第一存储节点3013。第二字线306用于控制向存储单元301写入数据。当第二字线306为高电平时，第三晶体管304导通，成为一个传输路径，此时可以通过第二位线308向存储单元301中写入电平状态。通过在上述的静态随机存储器中增加一个第三晶体管306和第二位线308构成的通路作为写端口，由该写端口向静态随机存储器写入数据，达到了提高向静态随机存储器中写入数据的效率。
[0060]优选地，为了进一步提高向静态随机存储器写入数据的速度，该静态随机存储器还包括:第三位线309，N个第四晶体管和N个第三字线。
[0061]N个第四晶体管，与N个存储单元一一对应，N个第四晶体管中的每一个通过源极和漏极连接在对应的存储单元与第三位线309之间；
[0062]N个第三字线，与N个第四晶体管一一对应，N个第三字线中的每一个连接至对应的第四晶体管的栅极，用于控制从对应的存储单元301读出电平状态、和/或控制向对应的存储单元写入电平状态。
[0063]第四晶体管305的栅极连接至第三字线307，该第四晶体管305的漏极连接至第二存储节点3014，该第四晶体管305的源极连接至第三位线309。第三字线307通过控制第四晶体管305的导通与截止达到控制从存储单元301读出电平状态、和/或控制向存储单元301写入电平状态。当第三字线307为高电平时，第四晶体管305导通，成为一个数据通路，通过该数据通路，可以向存储单元301写入数据，从而增加一个存储器写端口，也即第四晶体管305和第三位线309作为写端口，通过该写端口向静态随机存储器中写入数据，提高向静态随机存储器中的写入数据的速率。
[0064]可选地，该静态随机存储器还包括:处理器，连接第一位线20和N个第一字线，用于向N个第一字线中的任一第一字线输出控制信号，以及从第一位线20读出与任一第一字线对应的存储单元的电平状态，控制信号用于控制任一第一字线对应的第二晶体管的源极和漏极之间的导通。
[0065]优选地，第一晶体管10和第二晶体管302为NM0S。
[0066]CMOS晶体管的功耗低于TTL晶体管的功耗，而且具有较强的抗干扰性。CMOS晶体管包括NMOS晶体管和PMOS晶体管，其中，NMOS晶体管导通需要使得栅极和源极的电压差大于一定的值才能导通，适用于源极接地的情况，而PMOS晶体管导通需要使得栅极和源极的电压差小于一定的值才能导通，适用于源极接电源。此外，NMOS晶体管导通电阻小于PMOS晶体管的导通电阻，从而NMOS晶体管的导通损耗相应的低于PMOS晶体管的导通损耗，因此采用NMOS晶体管可以降低静态随机存储器的损耗。
[0067]本申请提供了一种优选的实施例来进一步对本申请进行解释，但是值得注意的是，该优选实施例只是为了更好的描述本申请，并不构成对本申请不当的限定。
[0068]从以上的描述中，可以看出，本申请实现了如下技术效果:
[0069]I)通过将第一晶体管的栅极经由内接线ILB连接至第二晶体管的源极，使得从静态随机存储器中读取数据时能够保持存储单元的第二存储节点的电压保持不变，提高了从静态随机存储器中读取数据的稳定性，解决了从静态随机存储器中读取数据稳定性低的问题。
[0070]2)该静态随机存储器可以实现2个端口同时写数据，一是通过第二字线306控制三晶体管304实现向静态存储器中写入数据，二是通过第三字线307控制第四晶体管305实现向静态存储器中写入数据，两个端口可以同时向随机存储器中写入数据，提高了静态随机存储器写入数据的效率。静态随机存储器具有I个读数据端口，该静态存储器通过第一位线20控制第二晶体管302和第一晶体管10实现从存储器读取数据。此外，该静态随机存储器包含的晶体管个数少，尺寸小，而且存储器的稳定性与现有技术中的8T静态随机存储器相同。
[0071]3)该静态随机存储器的晶体管采用MOS晶体管组成，功耗较低，降低了静态随机存储器的功耗。
[0072]以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
【主权项】
1.一种静态随机存储器，其特征在于，包括: 第一位线； 第一晶体管，通过源极和漏极连接在所述第一位线与电源或地之间； N个存储单元，所述N个存储单元中的每一个用于存储电平状态，所述电平状态包括高电平和低电平，N大于等于I ; N个第二晶体管，与所述N个存储单元一一对应，所述N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元与所述第一晶体管的栅极之间； N个第一字线，与所述N个第二晶体管一一对应，所述N个第一字线中的每一个连接至对应的第二晶体管的栅极，用于控制从对应的存储单元读出电平状态。2.根据权利要求1所述的静态随机存储器，其特征在于，所述N个存储单元中的每一存储单元包括: 第一存储节点，用于存储与所述每一存储单元的电平状态同相的电平状态； 第二存储节点，用于存储与所述每一存储单元的电平状态反相的电平状态；其中， 所述N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元中的第一存储节点与所述第一晶体管的栅极之间，或者，所述N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元中的第二存储节点与所述第一晶体管的栅极之间。3.根据权利要求2所述的静态随机存储器，其特征在于，所述N个存储单元中的每一存储单元包括: 第一反相器，连接在所述第一存储节点与所述第二存储节点之间； 第二反相器，相对于所述第一反相器反向地连接在所述第一存储节点与所述第二存储节点之间。4.根据权利要求2所述的静态随机存储器，其特征在于，所述N个存储单元中的每一存储单元包括: 第一 PMOS，通过源极和漏极连接在电源与所述第一存储节点之间，所述第一 PMOS的栅极连接至所述第二存储节点； 第一 NM0S，通过源极和漏极连接在所述第一存储节点与地之间，所述第一 NMOS的栅极连接至所述第二存储节点； 第二 PM0S，通过源极和漏极连接在电源与所述第二存储节点之间，所述第二 PMOS的栅极连接至所述第一存储节点； 第二 NM0S，通过源极和漏极连接在所述第二存储节点与地之间，所述第二 NMOS的栅极连接至所述第一存储节点。5.根据权利要求1所述的静态随机存储器，其特征在于，还包括: 第二位线； N个第三晶体管，与所述N个存储单元一一对应，所述N个第三晶体管中的每一个通过源极和漏极连接在对应的存储单元与所述第二位线之间； N个第二字线，与所述N个第三晶体管一一对应，所述N个第二字线中的每一个连接至对应的第三晶体管的栅极，用于控制向对应的存储单元写入电平状态。6.根据权利要求1至5中任一项所述的静态随机存储器，其特征在于，还包括: 第三位线； N个第四晶体管，与所述N个存储单元一一对应，所述N个第四晶体管中的每一个通过源极和漏极连接在对应的存储单元与所述第三位线之间； N个第三字线，与所述N个第四晶体管一一对应，所述N个第三字线中的每一个连接至对应的第四晶体管的栅极，用于控制向对应的存储单元写入电平状态。7.根据权利要求1至5中任一项所述的静态随机存储器，其特征在于，还包括: 处理器，连接所述第一位线和所述N个第一字线，用于向所述N个第一字线中的任一第一字线输出控制信号，以及从所述第一位线读出与所述任一第一字线对应的存储单元的电平状态，所述控制信号用于控制所述任一第一字线对应的第二晶体管的源极和漏极之间的导通。8.根据权利要求1至5中任一项所述的静态随机存储器，其特征在于，所述第一晶体管和所述第二晶体管为NMOS。
【专利摘要】本申请公开了一种静态随机存储。其中，该静态随机存储包括：第一位线；第一晶体管，通过源极和漏极连接在第一位线与电源或地之间；N个存储单元，N个存储单元中的每一个用于存储电平状态，电平状态包括高电平和低电平，N大于等于1；N个第二晶体管，与N个存储单元一一对应，N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元与第一晶体管的栅极之间；N个第一字线，与N个第二晶体管一一对应，N个第一字线中的每一个连接至对应的第二晶体管的栅极，用于控制从对应的存储单元读出电平状态。本申请解决了静态随机存储器读取数据操作稳定性低的问题。
【IPC分类】G11C11/413
【公开号】CN105575420
【申请号】CN201410538416
【发明人】陈金明
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2016年5月11日
【申请日】2014年10月13日