具有多个存储状态的非易失性sram的制作方法

具有多个存储状态的非易失性sram的制作方法
【专利摘要】本文中一般地描述了用于具有多个存储状态的非易失性静态随机存取存储装置的技术。在一些示例中，多存储状态非易失性随机存取存储装置具有两个或更多个存储单元。每个存储单元可包括可被动态地编程为将该存储单元配置为处于特定逻辑状态的一对可编程电阻性器件。
【专利说明】
具有多个存储状态的非易失性SRAM
【背景技术】
[0001]除非在本文中另外表明，否则本部分中所述的材料对于本申请中的权利要求来说不是现有技术并且不由于被包括在本部分中而承认其是现有技术。
[0002]静态随机存取存储器(SRAM)是使用各种机制来存储状态的半导体存储装置。例如，SRAM可在一种配置下存储逻辑低或“O”，并且在另一配置下存储逻辑高或“I” ARAM可被用在计算机设计中，因为其功耗、速度相对较低，并且操作简单。SRAM的一个应用是作为用于现场可编程门阵列(FPGA)的配置存储器。其它非易失性FPGA可使用闪存来存储配置数据。SRAM通常比动态随机存取存储器(DRAM)更加昂贵、稀疏。因此，它们的使用可基于大小和成本考虑而受到限制。

【发明内容】

[0003]简要地说，本文中一般地描述了用于具有多个存储状态的非易失性随机存取存储装置的技术。在一些示例中，多存储状态非易失性随机存取存储装置可具有两个或更多个存储单元。每个存储单元可包括一对可编程电阻性器件，该对可编程电阻性器件具有在写入操作期间可被动态地编程以将该存储单元配置为特定逻辑状态的电阻值。在感测操作期间，该特定对的可编程电阻性器件的电阻值可被感测为对存储单元的逻辑状态的指示。
[0004]在一种配置中，描述了多存储状态非易失性随机存取存储装置。该多存储状态非易失性静态随机存取存储装置可包括第一存储单元和第二存储单元。第一存储单元和第二存储单元每个均可包括第一晶体管，其具有耦合到第一节点的第一端子、耦合到第一可编程电阻性器件的第二端子以及耦合到写入线的控制端子。第二晶体管可包括耦合到第二节点的第一端子、耦合到第二可编程电阻性器件的第二端子以及耦合到写入线的控制端子。第一可编程电阻性器件可耦合在第一位线和第一晶体管的第二端子之间。第二可编程电阻性器件可耦合在第二位线和第二晶体管的第二端子之间。第一存储单元和第二存储单元还可包括第三晶体管。第三晶体管可包括耦合到第一节点的第一端子、耦合到第二节点的第二端子以及耦合到写入使能线的控制端子。第三晶体管可被配置为响应于写入使能信号在写入使能线上被断言而启动以使得电流要么从第一位线流到第二位线，要么从第二位线流到第一位线，以将逻辑高状态或逻辑低状态存储在第一存储单元或第二存储单元中的对应的一个中。
[0005]在另一配置中，描述了多存储状态非易失性随机存取存储装置。该多存储状态非易失性静态随机存取存储装置可包括第一存储单元和第二存储单元。第一存储单元和第二存储单元每个均可包括第一晶体管，其具有耦合到第一节点的第一端子、耦合到第一可编程电阻性器件的第二端子以及耦合到感测使能线的控制端子。第一存储单元和第二存储单元每个均可包括第二晶体管，其具有耦合到第二节点的第一端子、耦合到第二可编程电阻性器件的第二端子以及耦合到感测使能线的控制端子。第一可编程电阻性器件可耦合在第一位线和第一晶体管的第二端子之间。第二可编程电阻性器件可耦合在第二位线和第二晶体管的第二端子之间。该多存储状态非易失性静态随机存取存储装置可包括形成写入端口的第一字线晶体管和第二字线晶体管。第一字线晶体管可耦合到第一位线，并且第二字线晶体管可耦合到第二位线。第一字线晶体管和第二字线晶体管可被配置为被启动以使能对多存储状态非易失性随机存取存储装置的逻辑状态的写入或读取。
[0006]另外的配置是多存储状态非易失性随机存取存储装置。该多存储状态非易失性随机存取存储装置可包括第一存储单元和第二存储单元。第一存储单元和第二存储单元可包括第一晶体管，其具有耦合到第一节点的第一端子、耦合到第一可编程电阻性器件的第二端子以及耦合到感测使能线的控制端子。第一存储单元和第二存储单元可包括第二晶体管，其具有耦合到第二节点的第一端子、耦合到第二可编程电阻性器件的第二端子以及耦合到感测使能线的控制端子。第一可编程电阻性器件可耦合在第三节点和第一晶体管的第二端子之间。第二可编程电阻性器件可耦合在第三节点和第二晶体管的第二端子之间。该多存储状态非易失性随机存取存储装置可包括形成写入端口的第一字线晶体管和第二字线晶体管，其中第一字线晶体管耦合到第一位线，并且第二字线晶体管耦合到第二位线，其中这些字线晶体管被配置为被启动以使能对多存储状态非易失性随机存取存储装置的逻辑状态的写入或读取。
[0007]进一步的配置是包括耦合到存储器控制器的多存储状态非易失性静态随机存取存储装置的设备。存储器控制器可被配置为控制对多存储状态非易失性静态随机存取存储装置的操作。多存储状态非易失性静态随机存取存储装置可包括第一存储单元和第二存储单元。第一存储单元和第二存储单元每个均可包括耦合到写入使能线和第一可编程电阻性器件的第一晶体管。第一通过栅极(pass gate)晶体管的控制端子可耦合到写入线。第一存储单元和第二存储单元每个均可包括耦合到写入使能线和第二可编程电阻性器件的第二晶体管，其中第二晶体管的控制端子可耦合到写入线。第一可编程电阻性器件可耦合到第一位线和第一晶体管的第一端子。第二可编程电阻性器件可耦合到第二位线和第二晶体管的第二端子。该多存储状态非易失性静态随机存取存储装置还可包括第三晶体管，其被配置为响应于写入使能线上的信号而启动以使得电流能够从第一位线流到第二位线或者从第二位线流到第一位线，以将逻辑状态存储在第一存储单元或第二存储单元中的对应的一个中。
[0008]另一配置可以是恢复存储装置的逻辑状态的方法。该方法可包括:将第一位线和第二位线设置到地;通过经由断言写入使能线而启动第三晶体管来使第一节点和第二节点均衡;通过在使未被选择的字线保持停用的同时启动其状态将被恢复的存储单元的字线来进行选择;使写入使能线停用；以及使所选择的字线停用。
[0009]另一配置可以是操作多存储状态非易失性随机存取存储装置的方法。该方法可包括:向第一晶体管断言第一信号以使能第一晶体管的第一端子和第二晶体管的第一端子之间的电流路径；向第一晶体管和第二晶体管断言第二信号以启动第一晶体管和第二晶体管；以及向第一位线断言电压以使电流从第一位线通过第一可编程电阻性器件、第一晶体管、第二晶体管、第二可编程电阻性器件流出到第二位线，以将第一存储单元编程为第一逻辑状态，或者，向第二位线断言电压以使电流从第二位线通过第二可编程电阻性器件、第二晶体管、第一晶体管、第一可编程电阻性器件流出到第一位线，以将第一存储单元编程为第二逻辑状态。
[0010]另一配置是多存储状态非易失性随机存取存储装置。该多存储状态非易失性随机存取存储装置可包括交叉耦合逆变电路对，其中该对的第一逆变电路的输出耦合到该对的第二逆变电路的输入，并且第一逆变电路的输入耦合到第二逆变电路的输出。该多存储状态非易失性随机存取存储装置还可包括多个非易失性存储单元。所述多个非易失性存储单元中的每个可包括第一晶体管，其具有耦合到第一逆变电路的输入的第一端子、耦合到第一可编程电阻性器件的第二端子以及耦合到写入线的控制端子。所述多个非易失性存储单元中的每个还可包括第二晶体管，其具有耦合到第一逆变电路的输出的第一端子、耦合到第二可编程电阻性器件的第二端子以及耦合到写入线的控制端子。第一可编程电阻性器件可耦合在第一位线和第一晶体管的第二端子之间，并且第二可编程电阻性器件可耦合在第二位线和第二晶体管的第二端子之间。第一可编程电阻性器件和第二可编程电阻性器件之间的相对电阻值表示多存储状态非易失性随机存取存储装置存储的二进制位的值。
[0011]另外的配置可以是包括第一存储单元和第二存储单元的多存储状态非易失性静态随机存取存储装置。第一存储单元和第二存储单元每个均可包括第一晶体管，其耦合到第一节点、第一电阻性器件和字线。第一存储单元和第二存储单元每个均还可包括第二晶体管，其耦合到第二节点、第二电阻性器件和所述字线。第一电阻性器件可耦合到第一位线和第一晶体管。第二电阻性器件可耦合到第二位线和第二晶体管。第一存储单元和第二存储单元每个均还可包括第三晶体管，其耦合到第一节点、第二节点和写入使能线，其中第三晶体管被配置为响应于写入使能信号在写入使能线上被断言而启动以使得电流要么从第一位线流到第二位线，要么从第二位线流到第一位线，以将逻辑高状态或逻辑低状态存储在第一存储单元或第二存储单元中的对应的一个中。
[0012]前面的概要仅仅是说明性的，而并不意图以任何方式是限制性的。除了上述说明性的方面、实施例和特征，另外的方面、实施例和特征将通过参考附图和下面的详细描述而变得显而易见。
【附图说明】
[0013]通过结合附图进行的以下描述和所附权利要求，本公开的前述和其它特征将变得更充分地显而易见。应当理解，这些附图仅仅描绘了根据本公开的几个实施例并且因此不应被认为是对其范围的限制，将通过使用附图来更具体地、更详细地描述本公开，在附图中:
[0014]图1是处于低电阻状态的可编程电阻性器件的侧视图；
[0015]图2是处于高电阻状态的可编程电阻性器件的侧视图；
[0016]图3是说明示例多存储状态非易失性SRAM(nvSRAM)器件的示意性电路图；
[0017]图4是示出对图3的示例多存储状态nvSRAM器件的存储单元的示例写入操作的信号时序图；
[0018]图5是说明另一示例多存储状态nvSRAM器件的示意性电路图；
[0019]图6是说明又一示例多存储状态nvSRAM器件的示意性电路图；
[0020]图7是在其中nvSRAM器件可被配置以便工作的说明性计算机架构；以及[0021 ]图8是被布置为用于实施nvSRAM的示例计算装置的框图，
[0022]所有附图都是依照本文中所呈现的至少一些实施例来安排的。
【具体实施方式】
[0023]在以下详细描述中，对附图进行参考，所述附图形成详细描述的一部分。除非上下文另外指示，否则在附图中，相似的符号通常标识相似的部件。在详细描述、附图和权利要求中描述的说明性实施例并不意味着是限制性的。在不脱离本文所提供的主题的精神或范围的情况下，可以利用其它实施例，以及可以进行其它改变。如在本文中一般地描述的和在图中示出的那样，本公开的各方面可以以广泛多样的不同配置被布置、替代、组合、分割和设计，所有这些在本文中都被明确地构想。
[0024]本公开一般地尤其针对用于具有多个存储单元的多存储状态nvSRAM的技术。在一些实施例中，多存储状态nvSRAM中的存储单元可具有相同的逻辑状态或不同的逻辑状态。例如，多存储状态nvSRAM中的存储单元可具有在其中被编程的、具有与第一逻辑值(例如，逻辑高)对应的高电阻状态的一个可编程电阻性器件以及具有与第二逻辑值(例如，逻辑低)对应的低电阻状态的另一个可编程电阻性器件，以及它们的变体。第一逻辑值和第二逻辑值的示例逻辑值可对应于电阻值的高/高、低/低、高/低和低/高组合。在一些另外的配置中，取决于所使用的可编程电阻性器件(诸如可编程电阻器)的数量，多存储状态nvSRAM中的存储单元可具有两个或更多个存储状态。如本文中所使用的，“存储状态”可参考nvSRAM中的存储单元的逻辑状态被使用。如本文中所使用的术语“存储状态”一般不是nvSRAM器件或者nvSRAM单元中的一个或多个的操作(或有效)状态。
[0025]图1是根据本文中所述的至少一些实施例布置的处于低电阻状态的可编程电阻性器件100的侧视图。术语“低”和“高”在相对的意义上被使用，并不意味着、且并非意图指定任何特定的量度或程度。可编程电阻性器件100可以是具有自旋极化编程配置的磁性隧道结(MTJ)可编程电阻器或其它电阻性器件。具有自旋极化编程配置的磁性隧道结电阻器的使用仅仅是出于说明的目的，其它类型的可编程电阻性器件可被使用。电阻性器件100也可基于导电桥电阻器、金属氧化物双极灯丝、金属氧化物双极界面效应或非晶硅开关介质。其它电阻性器件可被使用，包括取决于施加在两个节点上的电压极性和幅度可被置于高电阻状态或低电阻状态的那些。在一些配置中，第一可编程电阻性器件和第二可编程电阻性器件之间的相对电阻值可被用来存储二进制位。
[0026]可编程电阻性器件100可包括第一铁磁层102、第二铁磁层104和绝缘体106。在一些配置中，绝缘体106的厚度可小得足以允许由于隧道效应而导致的从第一铁磁层102到第二铁磁层104(反之亦然)的电子转移。可编程电阻性器件100还可包括第一端子(Tl)和第二端子(T2)，取决于通过该器件的电流流动方向，这些端子可交换地作为输入端子和输出端子而工作。
[0027]可编程电阻性器件100的电阻值可部分取决于第一铁磁层102相对于第二铁磁层104的相对磁化方向以及这些层本身的磁性和物理性质。当第一铁磁层102和第二铁磁层104的自旋极化平行(如表示极化方向的类似地对齐的箭头所示的)时，可编程电阻性器件100的电阻值可对应于低值或第一状态。
[0028]如果电阻性器件100是自旋转移扭矩(STT)磁性隧道结电阻器，为了引起第一铁磁层102相对于第二铁磁层104的磁化方向之间相对变化，可编程电阻性器件100的一个铁磁层可以改变，而另一个铁磁层可以保持不变。在一些配置中，第一铁磁层102可被称为“钉扎”或“牢固”层，而第二铁磁层104可被称为“自由”层。钉扎层可被配置为保持处于特定的电阻状态，而自由层可被配置为可在两个或更多个电阻状态之间切换。任何特定的层都不要求是自由层或钉扎层。
[0029]在STT磁性隧道结电阻器中，电流可被引入以控制自由层的磁化方向。磁化方向可经由驱动电流中的电子和自由层中的电子之间的自旋交换而被控制和切换。在一些配置中，电流的使用可能不要求外部磁场的施加。在各种实施例中，可实施任何合适的引入自旋极化电流或施加自旋扭矩的方法。例如，自旋扭矩可通过使用与第一铁磁层102的磁场进行磁通信的外部磁场而被施加。在图1中所示的配置中，作为钉扎层的第一铁磁层102的磁化方向相对来说不受通过作为自由层的第二铁磁层104的电流流动方向的影响。可编程特性可被用在nvSRAM器件中来存储多个状态以及改变这些状态。
[0030]可对可编程电阻性器件100执行至少两个操作，感测操作和写入操作。如本文中所使用的，“感测操作”可被用来从nvSRAM器件读取一个或多个位。可编程电阻性器件100的电阻在写入操作期间可被改变。将可编程电阻性器件100的电阻从第一电阻状态变为第二电阻状态可通过使某一方向的写入电流通过可编程电阻器的层以改变不同层之间的相对自旋极化来实现。
[0031]在图1中，可编程电阻性器件100处于与相对较低的电阻值对应的平行配置中。为了将可编程电阻性器件100编程为平行配置，可在从端子T2到端子Tl的方向上引入写入电流。在图1中所示的配置中，在从端子T2到端子Tl的方向上的电流流动使第二铁磁层104(自由层)的自旋极化与第一铁磁层102(钉扎层)对齐。特定的电流密度和持续时间可被用来对可编程电阻性器件100进行编程，这可取决于可编程电阻性器件100的特定类型和构造而变化。用于对可编程电阻性器件100进行编程的特定电流密度和持续时间可被选择以确保第二铁磁层104具有足够的时间来通过足够大的自旋扭矩改变到新方向。示例编程时序序列在下面的图4中被以举例的方式说明。写入电流方向可被反向以将可编程电阻性器件100编程为不同的电阻水平，这在图2中被更详细地说明。
[0032]图2是根据本文中所述的至少一些实施例布置的处于高电阻状态的可编程电阻性器件100的侧视图。如每个层中的相反的箭头方向所指示的，第一铁磁层102和第二铁磁层104的自旋极化是反平行的。由于其反平行自旋极化，图2中所示的可编程电阻性器件100的电阻在与图1中的可编程电阻性器件100配置的电阻相比时可能相对较高。为了将可编程电阻性器件100编程为图2中所示的反平行配置，可在从端子Tl到端子T2的方向上引入写入电流。第二铁磁层104的自旋极化从图1中所示的平行配置被反向变为图2中所示的反平行配置。
[0033]被编程到可编程电阻性器件100中的高电阻值和低电阻值可被用来存储逻辑状态。当处于高电阻状态(诸如图2的反平行配置)时，与当处于图1的平行自旋极化配置时在可编程电阻性器件100上显现的电压相比，从端子Tl到端子T2的读取电流的施加可导致在可编程电阻性器件100上显现的更高的电压。在处于高或第一逻辑状态的可编程电阻性器件100上显现的电压可被感测为二进制位“I”，而在处于低或第二逻辑状态的可编程电阻性器件100上显现的低电压可被感测为二进制位“O”。在一个示例中，在可编程电阻性器件100处于图2的反平行配置时二进制位“I”可被存储，而在可编程电阻性器件100处于图1的平行配置时二进制位“O”可被存储。
[0034]作为二进制状态的替换或者附加，一些配置可被用在模拟类型的电路布置中。例如，自旋极化的程度可被以增量方式向上或向下调整。增量变化可提供可被配置为多于两个的电阻水平的可编程电阻性器件100。在可编程电阻性器件100上显现的电压可类似于模拟电路那样以“度”被测量，而不是以二进制的方式被测量。
[0035]图3是说明根据本文中所述的至少一些实施例布置的示例多存储状态nvSRAM器件300的示意性电路图。nvSRAM器件300可具有多个存储单元，其被标识为第一存储单元301和第η存储单元303。第一存储单元301和第η存储单元303可提供两个存储或逻辑状态。可实施多于两个存储状态的更多的存储状态。尽管图3描述了两个存储单元，但是根据本文中所述的各种配置，可使用多于两个的存储单元。
[0036]在nvSRAM器件300中，晶体管302包括耦合到第一电源线(例如，Vdd)的第一端子、耦合到第一节点NI的第二端子以及耦合到第二节点N2的控制端子。晶体管304包括耦合到第一电源线(例如，Vdd)的第一端子、親合到第三节点N3的第二端子以及耦合到第四节点N4的控制端子。晶体管310包括耦合到第二节点N2的第一端子、耦合到第四节点N4的第二端子以及耦合到写入使能线WE的控制端子。晶体管306包耦合到第五节点N5的第一端子、耦合到地的第二端子以及耦合到第二节点N2的控制端子。晶体管308包括耦合到第六节点N6的第一端子、耦合到地的第二端子以及耦合到第四节点N4的控制端子。
[0037]在第一存储单元301中，晶体管314包括耦合到可编程电阻性器件312的钉扎层的第一端子、耦合到第一节点NI的第二端子以及耦合到第一写入线WLl的控制端子。晶体管316包括耦合到可编程电阻性器件318的钉扎层的第一端子、耦合到第三节点N3的第二端子以及耦合到第一写入线WLl的控制端子。可编程电阻性器件312包括耦合到晶体管314的第一端子的钉扎层以及耦合到第一位线BL的自由层。可编程电阻性器件318包括耦合到晶体管316的第一端子的钉扎层以及耦合到第二位线BLN的自由层。注意，晶体管和电阻器的位置可交换，例如，312和314可以切换位置，其中314耦合在位线和314之间，而312耦合在314和节点NI之间。
[0038]在第η存储单元303中，晶体管322包括耦合到可编程电阻性器件320的钉扎层的第一端子、耦合到第五节点Ν5的第二端子以及耦合到第η写入线WLN的控制端子。晶体管324包括耦合到可编程电阻性器件326的钉扎层的第一端子、耦合到第六节点Ν6的第二端子以及耦合到第η写入线WLN的控制端子。可编程电阻性器件320包括耦合到晶体管322的第一端子的钉扎层以及耦合到第一位线BL的自由层。可编程电阻性器件326包括耦合到晶体管324的第一端子的钉扎层以及耦合到第二位线BLN的自由层。
[0039]在一些配置中，包括晶体管302和晶体管304的对以及包括晶体管306和晶体管308的对充当交叉耦合逆变器对。在一些配置中，交叉耦合逆变器对可提供感测电路。可以是晶体管302或306的第一逆变器的输出可耦合到第二逆变器的输入，第二逆变器可以是晶体管304或308。第一逆变器的输入也可耦合到第二逆变器的输出。
[0040]为了简化本文中的解释，将在各种逆变器的情景下概括地描述本发明电路。可替换逆变器的是或者除了逆变器之外，被配置为提供逆变能力的其它类型的逆变电路可被使用。此类其它类型的逆变电路可包括例如逆变逻辑配置和逻辑门(适合被耦合以提供逆变的NAND、NOR、AND、OR等)、模拟和/或数字逆变电路、变压器、触发器、双稳锁存器和/或其它。[0041 ]用于nvSRAM器件300的各种控制端子可包括位线(例如，第一位线BL、第二位线BLN等)和多个字线(例如，第一字线WL1、第η字线WLN等)。在一些示例中，对nvSRAM器件300的第一存储单元301的访问可由第一写入线WLl使能，对nvSRAM器件300的第η存储单元303的访问可由第η写入线WLN使能。第一位线BL和第二位线BLN可被用作用于在感测和/或写入操作期间传送数据的数据总线线路。
[0042]在图3中所示的配置中，第一存储单元301的二进制“I”状态可对应于可编程电阻性器件312处于平行配置并且可编程电阻性器件318处于反平行配置。为了将二进制“I”写入到第一存储单元301，写入使能信号可经由写入使能线WE被耦合到晶体管310的控制端子。晶体管302和304可通过关断电源Vdd而被停用。第一写入线WLl被断言以启动晶体管314和316。第一位线BL被使得达到高于电源电压(Vdd)的电压(Vpp)。可替换使用开关SI的是或者除了使用开关SI之外，可使用各种方法和技术来将电压(Vpp)引入到第一位线BL。
[0043]当第一位线BL被使得达到该电压(Vpp)时，电流通过可编程电阻性器件312、晶体管314和316、可编程电阻性器件318并流出到第二位线BLN，从而从第一位线BL流到第二位线BLN，第二位线BLN被设置为低于Vpp电压，例如，地。在某一时间段之后，可编程电阻性器件312被编程为平行配置，并且可编程电阻性器件318被编程为反平行配置，从而对于第一存储单元301导致二进制“O”状态。一旦被编程，电压(Vpp)就被从第一位线BL移除，并且写入使能线WE和第一写入线WLl被解除断言，使得晶体管314和316被停用并且晶体管302和304被启动。
[0044]为了将二进制“I”写入到第一存储单元301，写入使能信号经由写入使能线WE被耦合到晶体管310的控制端子。晶体管302和304通过晶体管310的启动而被停用。第一写入线WLl被断言以启动晶体管314和316。第二位线BLN被使得达到高于电源电压(Vdd)的电压(Vpp)。可替换使用开关S2的是或者除了使用开关S2之外，可使用各种方法和技术来将电压(Vpp)引入到第二位线BLN。
[0045]当第二位线BLN被使得达到电压(Vpp)时，电流通过可编程电阻性器件318、晶体管316和314、可编程电阻性器件312并且流出到第一位线BL，从而从第二位线BLN流到第一位线BL，第一位线BL被设置为低于Vpp电压，例如，地。在某一时间段之后，可编程电阻性器件312被编程为反平行配置，并且可编程电阻性器件318被编程为平行配置，从而对于第一存储单元301导致二进制“I”状态。一旦被编程，电压(Vpp)就被从第二位线BLN移除，并且写入使能线WE和第一写入线WLl被解除断言，使得晶体管314和316被停用并且晶体管302和304被启动。
[0046]第η存储单元303也可被编程。为了将二进制“I”写入到第η存储单元303，写入使能信号经由写入使能线WE被耦合到晶体管310的控制端子。晶体管306和308通过晶体管310的启动而被停用。第η写入线WLN被断言以启动晶体管322和324。第一位线BL被使得达到高于电源电压(Vdd)的电压(Vpp)。当第一位线BL被使得达到该电压(Vpp)时，电流通过可编程电阻性器件320、晶体管322和324、可编程电阻性器件326并且流出到第二位线BLN，从而从第一位线BL流到第二位线BLN，第二位线BLN被设置为低于Vpp电压，例如，地。在某一时间段之后，可编程电阻性器件320被编程为平行配置，并且可编程电阻性器件326被编程为反平行配置，从而对于第η存储单元303导致二进制“O”状态。一旦被编程，电压(Vpp)就被从第一位线BL移除，并且写入使能线WE和第η写入线WLN被解除断言，使得晶体管322和324被停用并且晶体管306和308被启动。
[0047]为了将二进制“I”写入到第η存储单元303，写入使能信号经由写入使能线WE被耦合到晶体管310的控制端子。晶体管306和308通过晶体管310的启动而被停用。第η写入线WLN被断言以启动晶体管322和324。第二位线BLN被使得达到高于电源电压(Vdd)的电压(Vpp)。当第二位线BLN被使得达到该电压(Vpp)时，电流通过可编程电阻性器件326、晶体管324和322、可编程电阻性器件320并且流出到第一位线BL，从而从第二位线BLN流到第一位线BL，第一位线BL被设置为低于Vpp电压，例如，地。在某一时间段之后，可编程电阻性器件320被编程为反平行配置，并且可编程电阻性器件326被编程为平行配置，从而对于第η存储单元303导致二进制“I”状态。一旦被编程，电压(Vpp)就被从第二位线BLN移除，并且写入使能线WE和第η写入线WLN被解除断言，使得晶体管322和326被停用并且晶体管306和308被启动。
[0048]图3中所示的配置可提供各种特征，其中一些在上面被说明。例如，第一存储单元301和第η存储单元303的逻辑状态可与该状态在可编程电阻性器件312、318、320和326中的加载同时地被写入。在nvSRAM器件300中，通过使用第一写入线WLl和写入使能线WE，可在同一操作中将逻辑状态写入并编程到nvSRAM器件300中。
[0049]各种类型的晶体管可被使用。为了说明的目的，以下公开使用金属氧化物半导体场效应晶体管(MOSFET) JOSFET可具有源极端子(例如，第一端子)、漏极端子(例如，第二端子)以及控制端子。当适当水平的偏置信号被施加于控制端子时，晶体管可被启动(例如，被偏置到有效工作状态)，由此源极端子和漏极端子之间的传导可被促进。取决于晶体管的类型(例如，N型或P型)，适当水平的偏置信号可被施加，或者先前施加的偏置信号可被移除，以使晶体管被停用，由此可使源极和漏极之间的传导失效。MOSFET“端子”也可被称为“端□ ”。
[0050]在一些配置中，nvSRAM器件300或者存储单元301和303中的一个的有效状态可被选择。例如，有效状态可被选择以将nvSRAM器件300掉电之后的状态恢复为存储在给定存储单元中的状态。为了执行前面的示例的恢复操作，第一位线BL和第二位线BLN被设置到地。第一字线WLl被启动，从而使晶体管314和316启动。电源电压被施加于nvSRAM器件300。第一字线WLl之后被停用。
[0051]另一操作可以是在不移除源电压(例如，Vdd)的情况下从有效状态切换到存储在特定存储单元中的另一状态。例如，存储在第二存储单元303中的状态可通过使第一位线BL和第二位线BLN接地而被切换为nvSRAM器件300的有效状态。写入使能线WE被启动，这使节点NI和N3均衡。第η写入线WLN被启动，同时使第一写入线保持停用。写入使能线WE然后被停用，接着第η写入线WLN被停用。将关于图4来进一步描述nvSRAM器件300的操作。
[0052]图4是示出根据本文中所呈现的至少一些实施例布置的对图3的nvSRAM器件300的第一存储单元301的示例写入操作的信号时序图。在图4中，信号包括写入使能线WE、用于第一存储单元301的第一写入线WL1、第一位线BL和第二位线BLN。为了将逻辑高或逻辑“I”写入到第一存储单元301中，在时间tl，写入使能线WE和第一写入线WLl被断言(例如，逻辑高电平或逻辑I电平，诸如Vdd)。第一位线BL被使得达到高于高电源电压的电压(例如，Vpp)，而第二位线BLN保持在低电源电压(例如，Vss)或地。
[0053]晶体管314和316响应于被断言的第一写入线WLl而被启动，晶体管310响应于被断言的写入使能线WE而被启动，并且在第一位线BL到第二位线BLN之间通过第一可编程电阻性器件312、第一晶体管314、晶体管310、第二晶体管316和第二可编程电阻性器件318形成传导路径。在一些配置中，可使第一位线BL在不同于写入使能线WE和第一写入线WLl被断言时的时间达到所述电压。在一些示例中，延迟可被插入以确保晶体管302和304被充分停用并且晶体管312和316被充分启动。
[0054]为了结束第一可编程电阻性器件312和第二可编程电阻性器件318的编程，在时间t2，使第一位线BL达到低电平，诸如低电源电平(例如，Vss)或地。与第一位线BL被使得达到低电平的时间同时地或者在与其接近的时间、诸如时间t3，写入使能线WE和第一写入线WLl可被解除断言(例如，使其达到低电源电平或地)。
[0055]在一些配置中，时间延迟可被插入使第一位线BL达到低电平的时间与使写入使能线WE和第一写入线WL1达到低电平的时间之间。时间延迟可被用来提高逻辑高被写入到第一存储单元301上的概率。写入使能线WE和第一写入线WLl可被保持在高电平达一定的持续时间。在一些实施方式中，写入使能线WE和第一写入线WLl的脉宽可以为例如从大约5纳秒到大约50纳秒。
[0056]为了将逻辑低或逻辑“O”写入到第一存储单元301中，在时间t4，写入使能线WE和第一写入线WLl被断言(例如，使其达到高电平(诸如Vdd)、逻辑T或逻辑高)。当第二位线BLN被使得达到高电压电平时，电流通过从第二位线BLN、第二可编程电阻性器件318、晶体管316、晶体管314、第一可编程电阻性器件312到达第一位线BL的电流路径从第二位线BLN流到第一位线BL。该电流流动方向使第二可编程电阻性器件318被编程为平行配置并且第一可编程电阻性器件312被编程为反平行配置。
[0057]为了结束第一可编程电阻性器件312和第二可编程电阻性器件318的编程，在时间t5，第二位线BLN被使得达到低电平，诸如地。与第二位线BLN被使得达到低电平的时间同时地或者在与其接近的时间，诸如时间t6，写入使能线WE和第一写入线WLl被解除断言(例如，使其达到低电平，通常为地)。在一些配置中，时间延迟可被插入第二位线BLN被使得达到低电平的时间与写入使能线WE和第一写入线WLl被使得达到低电平的时间之间。时间延迟可被用来提高逻辑低被成功地写入到第一存储单元301上的概率。
[0058]图5是根据本文中所呈现的至少一些实施例布置的说明另一示例多存储状态nvSRAM器件500的示意性电路图。nvSRAM器件500具有多个存储单元，其被标识为第一存储单元501和第二存储单元503。第一存储单元501和第二存储单元503可被编程为存储不同的状态。可实施多于两个存储状态的更多的存储状态。尽管图5描述了两个存储单元，但是在本文中所述的各种配置中可使用多于两个的存储单元。
[0059]逻辑状态由nvSRAM器件500通过以下操作来存储，S卩，将逻辑状态写入到nvSRAM器件500中，并且然后通过对可编程电阻性器件进行编程来存储逻辑状态。写入操作通过共同形成“写入端口”的晶体管528和530被控制，并且编程操作通过感测使能线SE_1和SE_2被控制。晶体管528包括耦合到位线BL的第一端子、耦合到第一节点A的第二端子以及耦合到字线WL的控制端子。晶体管530包括耦合到位线BLN的第一端子、耦合到第二节点B的第二端子以及耦合到字线WL的控制端子。晶体管502包括耦合到第一电源线(例如，Vdd)的第一端子、耦合到第一节点A的第二端子以及耦合到第二节点B的控制端子。晶体管504包括耦合到第一电源线(例如，Vdd)的第一端子、親合到第二节点B的第二端子以及耦合到第一节点A的控制端子。
[0060]在第一存储单元501中，晶体管514包括耦合到可编程电阻性器件512的钉扎层的第一端子、耦合到第三节点C的第二端子以及耦合到感测使能线SE_1的控制端子。可编程电阻性器件512包括耦合到晶体管514的第一端子的钉扎层以及耦合到位线BL的自由层。晶体管516包括耦合到可编程电阻性器件518的钉扎层的第一端子、耦合到第四节点D的第二端子以及耦合到感测使能线SE_1的控制端子。可编程电阻性器件518包括耦合到晶体管516的第一端子的钉扎层以及耦合到位线BLN的自由层。
[0061]在第二存储单元503中，晶体管522包括耦合到可编程电阻性器件520的钉扎层的第一端子、耦合到第五节点E的第二端子以及耦合到感测使能线SE_2的控制端子。可编程电阻性器件520包括耦合到晶体管522的第一端子的钉扎层以及耦合到位线BL的自由层。晶体管524包括耦合到可编程电阻性器件526的钉扎层的第一端子、耦合到第六节点F的第二端子以及耦合到感测使能线SE_2的控制端子。可编程电阻性器件526包括耦合到晶体管524的第一端子的钉扎层以及耦合到位线BLN的自由层。
[0062]在一些配置中，晶体管502、504、506和508可被认为是交叉耦合逆变器对，使得nvSRAM器件500的一个部分移至逻辑高值，同时使nvSRAM器件500的另一个部分移至逻辑低值。
[0063 ]特定的SRAM状态可首先使用常规的SRAM编程方法、通过字线WL、使用写入端口被写入到nvSRAM器件500中。第一位线BL或第二位线BLN被使得达到特定逻辑状态。字线WL被断言，从而使晶体管528和530启动，分别通过节点A和B将字线WL上存在的与期望的特定逻辑状态对应的电压加载在节点C和D处。例如，在第三节点C为Vdd、第四节点D为地的情况下，逻辑“I”状态可被写入到nvSRAM器件500。一旦逻辑状态被写入到nvSRAM器件500中，第一位线BL、第二位线BLN和字线WL就被解除断言。
[0064]为了将可编程电阻性器件512和516编程为存储写入到nvSRAM器件500中的逻辑“I”状态，第一位线BL和第二位线BLN被使得达到Vdd/2。感测使能线SE_1被断言以启动晶体管514和516。电流将从处于Vdd的第三节点C流到处于Vdd/2的第一位线BL，以将可编程电阻性器件512编程为高电阻状态。同时，电流将从处于Vdd/2的第二位线BLN流到接地的第四节点D，以将可编程电阻性器件518编程为低电阻状态。在适当时间之后，感测使能线SE_1被解除断言，从而完成对nvSRAM器件500的第一存储单元501的存储处理。在一些配置中，可能要求使Vdd达到比其正常工作电位更高的电位。
[0065]为了将可编程电阻性器件520和526编程为存储被写入到nvSRAM器件500中的逻辑“I”状态，第一位线BL和第二位线BLN被使得达到Vdd/2。感测使能线SE_2被断言以启动晶体管522和524。电流将从处于Vdd的第五节点E流到处于Vdd/2的第一位线BL，以将可编程电阻性器件520编程为高电阻状态。同时，电流将从处于Vdd/2的第二位线BLN流到接地的第六节点F，以将可编程电阻性器件526编程为低电阻状态。在适当时间之后，感测使能线SE_1被解除断言，从而完成对nvSRAM器件500的第二存储单元503的存储处理。
[0066]如果nvSRAM器件500需要被恢复到特定状态，则可使第一位线BL和第二位线BLN接地，同时启动晶体管528或530，其可工作以重置或清除nvSRAM器件500的当前有效状态。nvSRAM器件500然后通过将感测使能线SE_1设置为Vdd并且将感测使能线SE_2设置为地而被通电。第一可编程电阻器512的低电阻率提供到地的低电阻路径，从而使节点A接地，迫使节点B达到Vdd，将nvSRAM器件500恢复到特定状态，例如，逻辑“O”或低。
[0067]另一个操作可以是将nvSRAM器件500的有效状态存储到存储单元501或503中的一个。在一个示例中，将“I”有效状态存储到存储单元的存储操作可以以下面的方式实现。可以使第一位线BL和第二位线BLN达到Vpp/2。可以使电源达到Vpp。使能对应的感测使能线SE_1。电流将从节点A流到第一位线BL，并且从第二位线BLN流到节点B。该处理将可编程电阻性器件512编程为一个电阻状态(例如，高电阻)，同时将可编程电阻性器件518编程为另一个电阻状态(例如，低电阻)。
[0068]图6是根据本文中所呈现的至少一些实施例布置的说明又一个示例多存储状态nvSRAM器件600的示意性电路图。nvSRAM器件600包括第一存储单元601和第二存储单元603。用于nvSRAM器件600的各种控制端子可包括位线(例如，第一位线BL、第二位线BLN等)和写入线WL。在一些示例中，对nvSRAM器件600的第一存储单元601的访问可由电压源VSl使能，对nvSRAM器件600的第二存储单元603的访问可由电压源VS2使能。使能电压Venb可被用来将电源电压Vdd耦合到第一存储单元601和第二存储单元603。
[0069]第一存储单元601包括晶体管614，其具有耦合到可编程电阻性器件612的钉扎层的第一端子、耦合到节点G的第二端子以及耦合到电压源VSl的控制端子。可编程电阻性器件612包括耦合到晶体管614的第一端子的钉扎层以及耦合到节点I的自由层。晶体管616包括耦合到可编程电阻性器件618的钉扎层的第一端子、耦合到节点H的第二端子以及耦合到电压源VSl的控制端子。可编程电阻性器件618包括耦合到晶体管616的第一端子的钉扎层以及耦合到节点I的自由层。
[0070]第二存储单元603包括晶体管622，其具有耦合到可编程电阻性器件620的钉扎层的第一端子、耦合到节点G的第二端子以及耦合到电压源VS2的控制端子。可编程电阻性器件620包括耦合到晶体管622的第一端子的钉扎层以及耦合到节点J的自由层。晶体管624包括耦合到可编程电阻性器件626的钉扎层的第一端子、耦合到节点H的第二端子以及耦合到电压源VS2的控制端子。可编程电阻性器件626包括耦合到晶体管624的第一端子的钉扎层以及耦合到节点J的自由层。
[0071]与写入线WL—起共同形成“写入端口”的晶体管628和晶体管630使得能够将逻辑状态写入到nvSRAM器件600中^vSRAM器件600还包括第一逆变器642和第二逆变器644。第一逆变器642的输出端子通过节点L耦合到第二逆变器644的输入端子，并且第二逆变器644的输出端子通过节点Kf禹合到第一逆变器642的输入端子。将输出端子親合到第一逆变器642和第二逆变器644的输入端子形成双稳锁存器，其在功率被提供给nvSRAM器件600时帮助存储逻辑(或“有效”)状态。
[0072]为了将二进制“I”写入到第一存储单元601(其由处于高电阻状态的可编程电阻性器件612和处于相对较低电阻状态的可编程电阻性器件618表示)，将使能电压Venb去能化，并且电压源VSl被赋能以启动晶体管614和616。写入使能信号经由写入线WL被耦合到晶体管628和630的控制端子。位线BLN被赋能，从而使电流经由通过晶体管630、晶体管616、可编程电阻性器件618、可编程电阻性器件612、晶体管614、晶体管628并且流出到位线BL的电流路径从位线BLN流到位线BL。一旦编程完成，写入线WL就被停用，使能电压Venb被赋能以启动晶体管640，并且nvSRAM器件600通过晶体管640被源电压Vdd赋能。
[0073]为了将二进制“O”写入到第一存储单元601，使能电压Venb被去能化，并且电压源VSl被赋能以启动晶体管614和616。写入使能信号经由写入线WL耦合到晶体管628和630的控制端子。位线BLN被赋能，从而使电流经由通过晶体管628、晶体管614、可编程电阻性器件612、可编程电阻性器件618、晶体管616、晶体管630并且流出到位线BLN的电流路径从位线BL流到位线BLN。一旦编程完成，写入线WL就被去能化，使能电压Venb被赋能以启动晶体管640，并且nvSRAM器件600通过晶体管640被源电压Vdd赋能。
[0074]为了将二进制“I”写入到第二存储单元603，使能电压Venb被去能化，并且电压源VS2被赋能以启动晶体管622和624。写入使能信号经由写入线WL被耦合到晶体管628和630的控制端子。位线BLN被赋能，使电流经由通过晶体管630、晶体管624、可编程电阻性器件626、可编程电阻性器件620、晶体管622、晶体管628并且流出到位线BL的电流路径从位线BLN流到位线BL。一旦编程完成，写入线WL就被停用，使能电压Venb被赋能以启动晶体管640，并且nvSRAM器件600通过晶体管640被电压源Vdd赋能。
[0075]为了将二进制“O”写入到第二存储单元603，使能电压Venb被去能化，并且电压源VS2被赋能以启动晶体管622和624。写入使能信号经由写入线WL被耦合到晶体管628和630的控制端子。位线BL被赋能，使得电流经由通过晶体管628、晶体管622、可编程电阻性器件620、可编程电阻性器件626、晶体管624、晶体管630并且流出到位线BLN的电流路径从位线BL流到位线BLN。一旦编程完成，写入线WL就被去能化，使能电压Venb被赋能以启动晶体管640，并且nvSRAM器件600通过晶体管640被源电压Vdd赋能。
[0076]图7是根据本文中所呈现的至少一些实施例布置的在其中nvSRAM器件可被配置以便工作的说明性计算机架构600。图7中所示的计算机架构700包括中央处理单元(“CPU” )702、系统存储器704(包括nvSRAM 706和只读存储器(“ROM”)708)以及将存储器704耦合到CPU 702的系统总线710。包含诸如在启动期间帮助在计算机架构700内的元件之间传送信息的例程的基本输入/输出系统可被存储在ROM 708中。计算机架构700还可包括存储器控制器720，其通过控制到存储器704中或从存储器704的数据流动来控制存储器704。计算机架构700还可包括用于接收和处理来自若干个其它的装置(包括键盘、鼠标或电子触针)的输入的输入/输出控制器718。类似地，输入/输出控制器718可将输出提供给显示屏幕、打印机或其它类型的输出装置。
[0077]存储器控制器720可通过(除了其它功能之夕卜)将nvSRAM 706配置为使电流流过形成存储状态之一的可编程电阻性器件对来促进nvSRAM 706对一个或多个存储状态的存储。例如，关于图3，存储器控制器720可通过使写入使能线WE和第一写入线WLl达到Vdd并且使第一位线BL达到高于Vdd的电压来控制逻辑高到第一存储单元301中的写入。同样地关于图3，存储器控制器720可通过使写入使能线WE和第一写入线WLl达到Vdd并且使第二位线BLN达到高于Vdd的电压来控制逻辑低到第一存储单元301中的写入。存储器控制器720可对具有可编程电阻性器件对的其它nvSRAM(诸如图5的nvSRAM装置500和图6的nvSRAM装置600)执行类似的功能。
[0078]图8是根据本文中所述的至少一些实施例布置的说明被布置为实施nvSRAM的示例计算装置800的框图。在非常基本的配置801中，计算装置800通常包括一个或多个处理器810和系统存储器820。存储器总线830可被用于处理器810和系统存储器820之间的通信。
[0079]取决于期望的配置，处理器810可以是任何类型，包括但不限于微处理器(μΡ)、微控制器(ye)、数字信号处理器(DSP)或它们的任何组合。处理器810可包括一个或多个层级的高速缓存(诸如层级一高速缓存811和层级二高速缓存812)、处理器核813和寄存器814。处理器核813可包括算术逻辑单元(ALU)、浮点单元(FPU)、数字信号处理核(DSP核)或它们的任何组合。存储器控制器815也可与处理器810—起被使用，或在一些实施方式中存储器控制器815可以是处理器810的内部部分。
[0080]取决于期望的配置，系统存储器820可以是任何类型，包括但不限于易失性存储器(诸如RAM)、非易失性存储器(诸如R0M、闪存等)或它们的任何组合。系统存储器820通常包括操作系统821、一个或多个应用822和程序数据824。应用822包括被布置为实施或操作nvSRAM的nvSRAM实施算法823。程序数据824包括对实施或操作nvSRAM有用的nvSRAM实施数据825。在一些实施例中，应用822可被布置为在操作系统821上利用程序数据824而运行以使得计算装置的各部件可实施或操作nvSRAM。所述的该基本配置在图8中通过虚线内的那些部件而被示出。
[0081]计算装置800可具有附加特征或功能以及用于促进基本配置801和任何所需的装置和接口之间的通信的附加接口。例如，总线/接口控制器840可被用来促进基本配置801与一个或多个数据存储装置850之间经由存储接口总线841的通信。数据存储装置850可以是可移除存储装置851、不可移除存储装置852或它们的组合。可移除存储装置和不可移除存储装置的示例举几个例子来说包括诸如软盘驱动器和硬盘驱动器(HDD)的磁盘装置、诸如压缩盘(CD)驱动器或数字通用盘(DVD)驱动器的光盘驱动器、固态驱动器(SSD)和磁带驱动器。示例计算机存储介质可包括在用于诸如计算机可读指令、数据结构、程序模块或其它数据的信息的存储的任何方法或技术中被实施的易失性和非易失性、可移除和不可移除的介质。
[0082]系统存储器820、可移除存储装置851和不可移除存储装置852是计算机存储介质的所有示例。计算机存储介质包括但不限于:RAM、R0M、EEPR0M、闪存或其它存储技术、CD-R0M、数字通用盘(DVD)或其它光学存储装置、磁带盒、磁带、磁盘存储装置或其它磁存储装置或可用于存储期望的信息以及可被计算装置800访问的任何其它介质。任何这样的计算机存储介质可以是装置800的一部分。
[0083]计算装置800也可包括用于促进从各种接口装置(例如，输出接口、外围设备接口和通信接口)到基本配置801的经由总线/接口控制器840的通信的接口总线842。示例输出装置860包括图形处理单元861和音频处理单元862，其可被配置为与诸如显示器或扬声器的各种外部装置经由一个或多个A/V端口 863进行通信。示例外围设备接口 870包括串行接口控制器871或并行接口控制器872，其可被配置为与诸如输入装置(例如，键盘、鼠标、笔、声音输入装置、触摸输入装置等)或其它外围装置(例如，打印机、扫描仪等)的外部装置经由一个或多个I/O端口 873进行通信。示例通信装置880包括网络控制器881，其可被布置为促进与一个或多个其它计算装置890经由一个或多个通信端口 882在网络通信上的通信。通信连接是通信介质的一个示例。通信介质通常可以被体现为计算机可读指令、数据结构、程序模块或诸如载波或其它传输机制的调制数据信号中的其它数据，并且可包括任何信息递送介质。“调制数据信号”可以是使其特性集合中的一个或多个被设定或者被更改为将信息编码在信号中的信号。举例来说，通信介质可包括诸如有线网络或有线直接连接的有线介质、以及诸如声学、射频(RF)、微波、红外(IR)和其它无线介质的无线介质。如本文中所使用的术语计算机可读介质可包括存储介质和通信介质两者。
[0084]计算装置800也可被实施作为小型便携式(或移动)电子装置的一部分，所述电子装置诸如蜂窝电话、个人数据助理(PDA)、个人媒体播放器装置、无线网页观看装置、个人耳机装置、专用装置或包括以上功能中的任何功能的混合装置。计算装置800也可被实施作为包括笔记本计算机和非笔记本计算机配置两者的个人计算机。
[0085]在本申请中所述的特定实施例(意图使其作为各方面的例证)方面，本公开不应当是受限的。在不脱离其精神和范围的情况下可以做出许多修改和改变。本公开范围内的功能等价的方法和设备(除本文中所列举的那些之外)是可能的。意图使这样的修改和改变落在所附权利要求的范围内。本公开仅由所附权利要求的各项以及这样的权利要求所赋予的等同物的全部范围一起来限定。应当理解，本公开并不限于特定的方法、化合物或组成(当然其可以变化)。还应当理解，本文中所使用的术语仅仅是为了描述特定实施例的目的，且并不意图是限制性的。
[0086]例如，图3、5和6中的任何一个或多个中的或者其它配置中的电阻器-晶体管的串联位置在一些实施例中可以“被交换”，以使得电阻器可被放置到对应晶体管的“右边”或“左边”(例如，图3和图5中)。仍然在其它实施例中，晶体管的内部电阻可被用来提供各种配置中的分立电阻性器件的功能(例如，电阻性器件512可由晶体管514的内部电阻提供)。电阻性器件的其它可能的实施方式可包括多晶硅电阻器、扩散电阻器、碳金属锉电阻器、陶瓷电阻器、被偏置为电阻器的变压器或具有电阻性材料的其它装置。
[0087]关于基本上任何复数和/或单数术语在本文中的使用，本领域技术人员可以按照其适用于的情景和/或应用而从复数转化到单数和/或从单数转化到复数。为了清楚起见，在本文中可能明确地阐述了各种单数/复数变换。
[0088]本领域技术人员将理解的是，一般地，本文中且尤其是所附权利要求(例如所附权利要求的主体)中所使用的术语通常意图是“开放的”术语(例如术语“包括”应当被解释为“包括但不限于”，术语“具有”应当被解释为“至少具有”，术语“包含”应当被解释为“包含但不限于”，等等)。本领域技术人员将进一步理解的是，如果所引入的权利要求叙述的特定数字是有意的，这样的意图将被明确叙述在权利要求中，并且在没有这样的叙述的情况下不存在这样的意图。例如，作为理解的辅助，下面所附的权利要求可以包含引入性短语“至少一个”和“一个或多个”的使用以引入权利要求叙述。
[0089]然而，这样的短语的使用不应被解释为暗示着通过不定冠词“一”或“一个”引入权利要求叙述将包含这样引入的权利要求叙述的任何特定权利要求限定到包含只有一个这样的叙述的实施例，即使当该同一权利要求包括引入性短语“一个或多个”或“至少一个”以及诸如“一”或“一个”的不定冠词时也是这样(例如，“一”和/或“一个”应当被解释为意味着“至少一个”或“一个或多个”)；对于用来引入权利要求叙述的定冠词的使用来说情况是同样的。此外，即使明确记载了所引入的权利要求叙述的特定数字，本领域技术人员也将认识至IJ，这样的记载应当被解释为意味着至少所记载的数字(例如，在没有其它修饰的情况下，“两个叙述”的直率叙述意味着至少两个叙述或者两个或更多叙述)。
[0090]此外，在其中使用类似于“A、B和C等中的至少一个”的惯例的那些实例中，通常这样的构造意图是本领域技术人员将理解该惯例的意义(例如，“具有A、B和C等中的至少一个的系统”将包括但不限于单独具有A、单独具有B、单独具有C、具有A和B—起、具有A和C一起、具有B和C一起以及/或者具有A、B和C一起的系统，等等)。本领域技术人员将进一步理解的是，实际上任何转折性词语和/或提供两个或更多替换术语的短语无论是在说明书、权利要求中还是在附图中都应当被理解为构想包括这些术语中的一个、这些术语中的任一个或这些术语中的两个的可能性。例如，短语“A或B”将被理解为包括“A”或“B”或“A和B”的可能性。
[0091]此外，在就马库什群组描述公开的特征或方面的情况下，本领域技术人员将认识至IJ，由此也就马库什群组的任何单个成员或成员的子群组描述了公开。
[0092]此外，术语“第一”、“第二”、“第三”、“第四”等的使用是区分部件或过程中的步骤的重复的实例，而不施加串联的或时间的限制，除非具体陈述要求这样的串联的或时间的次序。
[0093]如本领域技术人员将理解的，出于任何和所有目的，诸如在提供书面描述方面，本文中所公开的所有范围也涵盖任何和所有可能的子范围以及其子范围的组合。任何所列出的范围可被容易地理解为充分描述并使能被分解成至少相等的两半、三份、四份、五份、十份等的该同一范围。作为一非限制示例，本文中所讨论的每个范围都可被容易地分解成下三分之一、中间三分之一和上三分之一，等等。如本领域技术人员也将理解的，诸如“高达”、“至少”、“大于”、“少于”等的所有语言都包括所述的该数字并且指代随后可被分解成如上所讨论的子范围的范围。最后，如本领域技术人员将理解的，范围包括每个单个成员。因此，例如，具有1-3个单元的群组指代具有I个、2个或3个单元的群组。相似地，具有1-5个单元的群组指代具有I个、2个、3个、4个或5个单元的群组，以此类推。
[0094]虽然本文中已经公开了各个方面和实施例，但是其它方面和实施例对于本领域技术人员将是显而易见的。本文中所公开的各个方面和实施例是出于例证的目的，而非意图限制，其中真实范围和精神由权利要求来指明。
【主权项】
1.一种多存储状态非易失性随机存取存储装置，包括: 第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元每个均包括:第一晶体管，所述第一晶体管具有耦合到第一节点的第一端子、耦合到第一可编程电阻性器件的第二端子以及耦合到写入线的控制端子； 第二晶体管，所述第二晶体管具有耦合到第二节点的第一端子、耦合到第二可编程电阻性器件的第二端子以及耦合到所述写入线的控制端子； 所述第一可编程电阻性器件耦合在第一位线和第一晶体管的第二端子之间;并且所述第二可编程电阻性器件耦合在第二位线和第二晶体管的第二端子之间；以及第三晶体管，所述第三晶体管具有耦合到第一节点的第一端子、耦合到第二节点的第二端子以及耦合到写入使能线的控制端子，其中所述第三晶体管被配置为响应于写入使能信号在所述写入使能线上被断言而启动以使得电流从第一位线流到第二位线，或者从第二位线流到第一位线，以将逻辑高状态或逻辑低状态存储在第一存储单元或第二存储单元中的对应的一个中。2.根据权利要求1所述的多存储状态非易失性随机存取存储装置，其中所述第一可编程电阻性器件和所述第二可编程电阻性器件选自包括以下的组:磁性隧道结电阻器、导电桥电阻器、金属氧化物双极灯丝电阻器、金属氧化物双极界面效应电阻器或非晶硅开关介质电阻器。3.根据权利要求2所述的多存储状态非易失性随机存取存储装置，其中: 所述第一可编程电阻性器件包括磁性隧道结器件，所述磁性隧道结器件包括耦合到第一位线的自由层和耦合到第一晶体管的第二端子的钉扎层;并且 所述第二可编程电阻性器件包括磁性隧道结器件，所述磁性隧道结器件包括耦合到第二位线的自由层和耦合到第二晶体管的第二端子的钉扎层。4.根据权利要求2所述的多存储状态非易失性随机存取存储装置，其中第一可编程电阻性器件的电阻状态和第二可编程电阻性器件的电阻状态响应于通过第一可编程电阻性器件和第二可编程电阻性器件的电流流动的方向而被动态地配置。5.根据权利要求1所述的多存储状态非易失性随机存取存储装置，其中所述逻辑状态对应于第一可编程电阻性器件和第二可编程电阻性器件之间的相对电阻值。6.根据权利要求1所述的多存储状态非易失性随机存取存储装置，还包括耦合到第一节点和第二节点的感测电路，所述感测电路包括交叉耦合逆变器件。7.根据权利要求1所述的多存储状态非易失性随机存取存储装置，其中第一电阻器和第二电阻器被配置为响应于所述写入线上的信号的断言而被选择性地启动。8.根据权利要求1所述的多存储状态非易失性随机存取存储装置，其中所述非易失性随机存取存储装置包括静态非易失性随机存取存储装置。9.一种多存储状态非易失性随机存取存储装置，包括: 第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元每个均包括:第一晶体管，所述第一晶体管具有耦合到第一节点的第一端子、耦合到第一可编程电阻性器件的第二端子以及耦合到感测使能线的控制端子； 第二晶体管，所述第二晶体管具有耦合到第二节点的第一端子、耦合到第二可编程电阻性器件的第二端子以及耦合到所述感测使能线的控制端子；所述第一可编程电阻性器件耦合在第一位线和第一晶体管的第二端子之间;并且所述第二可编程电阻性器件耦合在第二位线和第二晶体管的第二端子之间；以及形成写入端口的第一字线晶体管和第二字线晶体管，其中第一字线晶体管耦合到第一位线，并且第二字线晶体管耦合到第二位线，其中第一字线晶体管和第二字线晶体管被配置为被启动以使能所述多存储状态非易失性随机存取存储装置的逻辑状态的写入或读取。10.根据权利要求9所述的多存储状态非易失性随机存取存储装置，其中第一可编程电阻性器件和第二可编程电阻性器件被配置为响应于所述非易失性随机存取存储装置的写入操作而被编程为与所述非易失性随机存取存储装置的逻辑状态对应的不同电阻状态。11.根据权利要求9所述的多存储状态非易失性随机存取存储装置，其中第一可编程电阻性器件和第二可编程电阻性器件选自包括以下的组:磁性隧道结电阻器、导电桥电阻器、金属氧化物双极灯丝电阻器、金属氧化物双极界面效应电阻器或非晶硅开关介质电阻器。12.根据权利要求9所述的多存储状态非易失性随机存取存储装置，其中第一可编程电阻性器件的电阻状态和第二可编程电阻性器件的电阻状态响应于通过第一可编程电阻性器件和第二可编程电阻性器件的电流流动的方向而被动态地配置。13.根据权利要求9所述的多存储状态非易失性随机存取存储装置，其中所述逻辑状态对应于第一可编程电阻性器件和第二可编程电阻性器件之间的相对电阻值。14.根据权利要求9所述的多存储状态非易失性随机存取存储装置，还包括双稳锁存器，所述双稳锁存器耦合到第一节点和第二节点，并且由第一逆变电路和第二逆变电路形成，其中第一逆变电路的输出端子耦合到第二逆变电路的输入端子，并且第二逆变电路的输出端子親合到第一逆变电路的输入端子。15.根据权利要求9所述的多存储状态非易失性随机存取存储装置，其中所述非易失性随机存取存储装置包括静态非易失性随机存取存储装置。16.—种多存储状态非易失性随机存取存储装置，包括: 第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元每个均包括:第一晶体管，所述第一晶体管具有耦合到第一节点的第一端子、耦合到第一可编程电阻性器件的第二端子以及耦合到感测使能线的控制端子； 第二晶体管，所述第二晶体管具有耦合到第二节点的第一端子、耦合到第二可编程电阻性器件的第二端子以及耦合到所述感测使能线的控制端子； 所述第一可编程电阻性器件耦合在第三节点和第一晶体管的第二端子之间;并且所述第二可编程电阻性器件耦合在第三节点和第二晶体管的第二端子之间；以及形成写入端口的第一字线晶体管和第二字线晶体管，其中所述第一字线晶体管耦合到第一位线，并且所述第二字线晶体管耦合到第二位线，其中所述字线晶体管被配置为被启动以使能所述多存储状态非易失性随机存取存储装置的逻辑状态的写入或读取。17.根据权利要求16所述的多存储状态非易失性随机存取存储装置，还包括耦合在第三节点和电源线之间的使能晶体管。18.根据权利要求16所述的多存储状态非易失性随机存取存储装置，还包括双稳锁存器，所述双稳锁存器耦合到第一节点和第二节点，并且由第一逆变电路和第二逆变电路形成，其中第一逆变电路的输出端子耦合到第二逆变电路的输入端子，并且第二逆变电路的输出端子親合到第一逆变电路的输入端子。19.根据权利要求16所述的多存储状态非易失性静态随机存取存储装置，其中第一可编程电阻性器件和第二可编程电阻性器件选自包括以下的组:磁性隧道结电阻器、导电桥电阻器、金属氧化物双极灯丝电阻器、金属氧化物双极界面效应电阻器或非晶硅开关介质电阻器。20.根据权利要求16所述的多存储状态非易失性随机存取存储装置，其中所述非易失性随机存取存储装置包括静态非易失性随机存取存储装置。21.—种设备，包括: 多存储状态非易失性随机存取存储装置； 耦合到所述多存储状态非易失性随机存取存储装置的存储器控制器，其中所述存储器控制器被配置为控制所述多存储状态非易失性随机存取存储装置的操作，所述多存储状态非易失性随机存取存储装置包括: 第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元每个均包括:第一晶体管，所述第一晶体管耦合到写入使能线和第一可编程电阻性器件，其中所述第一通过栅极晶体管的控制端子耦合到写入线； 第二晶体管，所述第二晶体管耦合到所述写入使能线和第二可编程电阻性器件，其中第二晶体管的控制端子耦合到所述写入线； 所述第一可编程电阻性器件耦合到第一位线和第一晶体管的第一端子;并且所述第二可编程电阻性器件耦合到第二位线和第二晶体管的第二端子；以及第三晶体管，所述第三晶体管被配置为响应于所述写入使能线上的信号而启动以使得电流能够从第一位线流到第二位线或者从第二位线流到第一位线，以将逻辑状态存储在第一存储单元或第二存储单元中的对应的一个中。22.根据权利要求21所述的设备，其中所述第一可编程电阻性器件和第二可编程电阻性器件包括磁性隧道结电阻器。23.根据权利要求21所述的设备，其中第一可编程电阻性器件的电阻状态和第二可编程电阻性器件的电阻状态响应于通过第一可编程电阻性器件和第二可编程电阻性器件的电流流动方向而被动态地配置。24.根据权利要求21所述的设备，其中第一晶体管和第二晶体管被配置为响应于所述写入线上的信号而启动。25.—种用以恢复权利要求1的所述存储装置的逻辑状态的方法，所述方法包括: 将第一位线和第二位线设置到地； 通过经由断言所述写入使能线而启动第三晶体管来使第一节点和第二节点均衡；通过在使未被选择的字线保持停用的同时启动其状态将被恢复的存储单元的字线来进行选择； 使所述写入使能线停用；以及 使所选择的字线停用。26.—种用以操作多存储状态非易失性随机存取存储装置的方法，所述方法包括: 向第一晶体管断言第一信号以使能第一晶体管的第一端子和第二晶体管的第一端子之间的电流路径； 向第一晶体管和第二晶体管断言第二信号以启动第一晶体管和第二晶体管；以及 向第一位线断言电压以使电流从第一位线通过第一可编程电阻性器件、第一晶体管、第二晶体管、第二可编程电阻性器件并流出到第二位线，以将第一存储单元编程为第一逻辑状态，或者，向第二位线断言电压以使电流从第二位线通过第二可编程电阻性器件、第二晶体管、第一晶体管、第一可编程电阻性器件并且流出到第一位线，以将第一存储单元编程为第二逻辑状态。27.根据权利要求26所述的方法，还包括: 解除第一信号的断言； 解除第二信号的断言；以及 解除第一位线或第二位线的断言。28.根据权利要求27所述的方法，还包括在解除第一位线或第二位线的断言与解除第一信号和第二信号的断言之间的时间延迟之间插入时间延迟。29.根据权利要求26所述的方法，其中第一可编程电阻性器件和第二可编程电阻性器件包括磁性隧道结电阻器。30.根据权利要求26所述的方法，其中所述逻辑低状态对应于第一可编程电阻性器件的高电阻状态和第二可编程电阻性器件的低电阻状态。31.根据权利要求26所述的方法，其中所述第一逻辑状态对应于第一可编程电阻性器件的低电阻状态和第二可编程电阻性器件的高电阻状态，并且所述第二逻辑状态对应于第一可编程电阻性器件的高电阻状态和第二可编程电阻性器件的低电阻状态。32.一种多存储状态非易失性随机存取存储装置，包括: 交叉耦合逆变电路对，其中所述对的第一逆变电路的输出耦合到所述对的第二逆变电路的输入，并且第一逆变电路的输入耦合到第二逆变电路的输出；以及多个非易失性存储单元，所述多个非易失性存储单元中的每个包括: 第一晶体管，所述第一晶体管具有耦合到第一逆变电路的所述输入的第一端子、耦合到第一可编程电阻性器件的第二端子以及耦合到写入线的控制端子； 第二晶体管，所述第二晶体管具有耦合到第一逆变电路的所述输出的第一端子、耦合到第二可编程电阻性器件的第二端子以及耦合到所述写入线的控制端子； 所述第一可编程电阻性器件耦合在第一位线和第一晶体管的第二端子之间;并且所述第二可编程电阻性器件耦合在第二位线和第二晶体管的第二端子之间；以及其中第一可编程电阻性器件和第二可编程电阻性器件之间的相对电阻值表示所述多存储状态非易失性随机存取存储装置存储的二进制位的值。33.根据权利要求32所述的多存储状态非易失性静态随机存取存储装置，还包括第三晶体管，所述第三晶体管具有耦合到第一逆变电路的所述输入的第一端子、耦合到第二逆变电路的所述输入的第二端子以及耦合到写入使能线的控制端子，其中第三晶体管被配置为响应于写入使能信号在所述写入使能线上被断言而启动。34.根据权利要求32所述的多存储状态非易失性静态随机存取存储装置，还包括: 第三晶体管，所述第三晶体管具有耦合到第一逆变电路的所述输入的第一端子、耦合到第一位线的第二端子以及耦合到字线的控制端子;以及 第四晶体管，所述第四晶体管具有耦合到第二逆变电路的所述输入的第一端子、耦合到第二位线的第二端子以及耦合到所述字线的控制端子。35.根据权利要求32所述的多存储状态非易失性静态随机存取存储装置，其中第一可编程电阻性器件和第二可编程电阻性器件选自包括以下的组:磁性隧道结电阻器、导电桥电阻器、金属氧化物双极灯丝电阻器、金属氧化物双极界面效应电阻器或非晶硅开关介质电阻器。36.—种多存储状态非易失性随机存取存储装置，包括: 第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元每个均包括: 第一晶体管，所述第一晶体管耦合到第一节点、第一电阻性器件和字线； 第二晶体管，所述第二晶体管耦合到第二节点、第二电阻性器件和所述字线； 所述第一电阻性器件耦合到第一位线和第一晶体管;并且 所述第二电阻性器件耦合到第二位线和第二晶体管；以及 第三晶体管，所述第三晶体管耦合到第一节点、第二节点和写入使能线， 其中所述第三晶体管被配置为响应于写入使能信号在所述写入使能线上被断言而启动以使得电流从第一位线流到第二位线，或者从第二位线流到第一位线，以将逻辑高状态或逻辑低状态存储在第一存储单元或第二存储单元中的对应的一个中。37.根据权利要求36所述的多存储状态非易失性随机存取存储装置，其中: 所述第一晶体管具有耦合到第一节点的第一端子、耦合到第一电阻性器件的第二端子以及耦合到所述写入线的控制端子； 所述第二晶体管具有耦合到第二节点的第一端子、耦合到第二电阻性器件的第二端子以及耦合到所述写入线的控制端子； 所述第一电阻性器件耦合在第一位线和第一晶体管的第二端子之间； 所述第二电阻性器件耦合在第二位线和第二晶体管的第二端子之间；以及第三晶体管具有耦合到第一节点的第一端子、耦合到第二节点的第二端子以及耦合到写入使能线的控制端子。38.根据权利要求36所述的多存储状态非易失性随机存取存储装置，其中第一电阻性器件和第二电阻性器件包括可编程电阻性器件。39.根据权利要求36所述的多存储状态非易失性随机存取存储装置，其中所述第一电阻性器件包括第一晶体管的电阻，并且所述第二电阻性器件包括第二晶体管的电阻。40.根据权利要求36所述的多存储状态非易失性随机存取存储装置，其中所述非易失性随机存取存储装置包括静态非易失性随机存取存储装置。41.根据权利要求36所述的多存储状态非易失性随机存取存储装置，其中: 所述第一晶体管具有通过第一电阻性器件耦合到第一节点的第一端子、耦合到第一位线的第二端子以及耦合到所述写入线的控制端子； 所述第二晶体管具有通过第二电阻性器件耦合到第二节点的第一端子、耦合到第二位线的第二端子以及耦合到所述写入线的控制端子； 所述第一电阻性器件耦合在第一节点和第一晶体管的第一端子之间； 所述第二电阻性器件耦合在第二节点和第二晶体管的第一端子之间;并且第三晶体管具有耦合到第一节点的第一端子、耦合到第二节点的第二端子以及耦合到写入使能线的控制端子。
【文档编号】G11C13/00GK105849809SQ201380081430
【公开日】2016年8月10日
【申请日】2013年12月6日
【发明人】马延军
【申请人】英派尔科技开发有限公司