存储系统及其操作方法【专利摘要】一种存储系统，包括：存储器件，包括多个存储芯片，每个存储芯片包括被分组为一个或更多个超级块的多个存储块，其中，每个存储块包括适用于储存从主机请求的写入数据的多个页；以及控制器，适用于检查写入数据的大小和超级块的空闲页，确定超级块之中的基于被查空闲页而与写入数据的被查大小对应的第一超级块，以及将写入数据编程在第一超级块的存储块中。【专利说明】存储系统及其操作方法[0001]相关申请的交叉引用[0002]本申请要求于2015年3月18日在韩国知识产权局提交的第10-2015-0037268号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部合并于此。
技术领域：
[0003]本发明的示例性实施例涉及一种存储系统，更具体地讲，涉及一种处理来自存储器件的数据的存储系统及其操作方法。【
背景技术：
】[0004]计算环境范例已经转变为可以随时随地使用的普适计算系统。正因如此，诸如移动电话、数字照相机和笔记本电脑等便携式电子装置的使用已迅速增加。这样的便携式电子装置通常使用具有存储器件(即，数据储存设备)的存储系统。数据储存设备在便携式电子装置内用作主存储器件或辅助存储器件。由于数据储存设备不具有移动部件，因此数据储存设备提供优异的稳定性和耐久性，并且以高信息访问速度和低功耗操作。具有这些优点的数据储存设备的示例包括通用串行总线(USB)存储器件、具有各种接口的存储卡和固态驱动器(SSD)。【
发明内容】[0005]各种实施例针对一种存储系统及其操作方法，其能够使存储器件的效率最大化并且快速和稳定地处理来自存储器件的数据。[0006]在实施例中，一种存储系统可以包括:存储器件，包括多个存储芯片，每个存储芯片包括被分组为一个或更多个超级块的多个存储块，其中，每个存储块包括适用于储存从主机请求的写入数据的多个页；以及控制器，适用于检查写入数据的大小和超级块的空闲页，确定超级块之中的基于被查空闲页而与写入数据的被查大小对应的第一超级块，以及将写入数据编程在第一超级块的存储块中。[0007]控制器可以检查包括在存储芯片中的相应超级块中的编程起始页和可编程页来作为空闲页。[0008]当写入数据的大小是第一大小时，控制器可以通过一次编程将写入数据编程在第一超级块的存储块中的从编程起始页开始的可编程页中。[0009]第一大小可以大于第一超级块的存储块的相应页的总大小，以及可编程页可以包括第一超级块的每个存储块的一个或更多个页。[0010]当写入数据的大小是第二大小时，控制器可以通过多平面编程将写入数据编程在第一超级块的存储块中的从编程起始页开始的可编程页中。[0011]第二大小可以大于第一超级块的存储块的一个页的大小，以及可编程页可以包括第一超级块的两个或更多个存储块的相应页。[0012]当写入数据的大小是第三大小时，控制器可以通过单平面编程将写入数据编程在第一超级块的存储块中的从编程起始页开始的可编程页中。[0013]第三大小可以等于第一超级块的存储块的一个页的大小，以及可编程页可以包括第一超级块的一个存储块的页。[0014]第三大小可以小于第一超级块的存储块的一个页的大小，以及控制器可以在编程写入数据之后，将虚设数据或空数据编程在可编程页的其余页区中。[0015]当两个或更多个超级块被检查为超级块之中的第一超级块时，控制器可以基于页地址的优先级来将两个或更多个超级块中的一个超级块确定为第一超级块。[0016]当两个或更多个超级块被检查为超级块之中的第一超级块时，控制器可以基于编程性能来将两个或更多个超级块中的一个确定为第一超级块。[0017]在实施例中，一种操作存储系统的方法可以包括:检查与从主机接收的写入命令对应的写入数据的大小，以及检查多个超级块的空闲页，其中，存储器件的多个存储块被分组为超级块并且每个存储块包括多个页；确定超级块之中的基于被查空闲页而与写入数据的被查大小对应的第一超级块；以及将写入数据编程在第一超级块的存储块中。[0018]检查空闲页的步骤可以包括:检查相应超级块中的编程起始页和可编程页。[0019]当写入数据的大小是第一大小时，编程写入数据的步骤可以包括:通过一次编程将写入数据编程在第一超级块的存储块中的可编程页中，其中，编程写入数据的步骤从第一超级块的存储块中的编程起始页开始。[0020]第一大小可以大于第一超级块的存储块的相应页的总大小，以及可编程页包括第一超级块的每个存储块的一个或更多个页。[0021]当写入数据的大小是第二大小时，编程写入数据的步骤可以包括:通过多平面编程将写入数据编程在第一超级块的存储块中的可编程页中，其中，编程写入数据的步骤从第一超级块的存储块中的编程起始页开始。[0022]第二大小可以大于第一超级块的存储块的一个页的大小，以及可编程页包括第一超级块的两个或更多个存储块的相应页。[0023]当写入数据的大小是第三大小时，编程写入数据的步骤可以包括:通过单平面编程将写入数据编程在第一超级块的存储块中的可编程页中，其中，编程写入数据的步骤从第一超级块的存储块中的编程起始页开始。[0024]第三大小可以等于第一超级块的存储块的一个页的大小，以及可编程页包括第一超级块的一个存储块的页。[0025]第三大小可以小于第一超级块的存储块的一个页的大小，以及编程写入数据的步骤还可以包括:将虚设数据或空数据编程在可编程页的其余页区中。【附图说明】[0026]图1是示出根据实施例的包括存储系统的数据处理系统的示图。[0027]图2是示出图1中所示的存储系统中的存储器件的示图。[0028]图3是示出根据实施例的存储器件中的存储块的电路图。[0029]图4至图11是示意性示出图2中所示的存储器件的示图。[0030]图12是示出根据实施例的存储系统中的存储器件的数据处理操作的示意图。[0031]图13是示出在根据实施例的存储系统中处理数据的操作过程的示意性流程图。【具体实施方式】[0032]以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同形式来实施，且不应当解释为局限于本文所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底和完整的，并且将把本发明的范围充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中指代相同的部分。[0033]附图不一定成比例，在某些情况下，可以夸大比例以清楚地说明实施例的特征。当元件被称为连接或耦接至另一元件时，应当理解的是，前者可以直接连接或耦接至后者，或者经由其间的中间元件电连接或耦接至后者。此外，当描述一个“包含”(或“包括”)或“具有”一些元件时，应当理解为其可以仅包含(或包括)或具有那些元件，或者如果没有特定限制，则其可以包含(或包括)或具有其他元件以及那些元件。只要没有另外陈述，那么单数形式的术语也可以包括复数形式。[0034]图1是示出根据本发明的实施例的包括存储系统的数据处理系统的示图。[0035]参照图1，数据处理系统100可以包括主机102和存储系统110。[0036]例如，主机102包括诸如移动电话、MP3播放器和膝上计算机的便携式电子装置或诸如台式计算机、游戏机、TV和投影仪的电子装置。[0037]存储系统110响应于来自主机102的请求而操作，具体地，储存要被主机102访问的数据。换句话说，存储系统110可以用作主机102的主存储器件或辅助存储器件。存储系统110可以根据与主机102电耦接的其主机接口的协议而用各种类型的储存设备中的任意一种来实施。例如，存储系统110可以用诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)、微型MMC、安全数字(SD)、迷你SD、微型SD、通用串行总线(USB)储存设备、通用闪速储存(UFS)设备、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒等的各种类型的储存设备中的任意一种来实施。[0038]存储系统110可以用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器件或诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM)的非易失性存储器件来实施。[0039]存储系统110包括储存要被主机102访问的数据的存储器件150以及控制存储器件150中的数据的储存的控制器130。[0040]控制器130和存储器件150可以集成至一个半导体器件中。例如，控制器130和存储器件150可以被集成至一个半导体器件中并且配置固态驱动器(SSD)。当存储系统110用作SSD时，可以显著地提高与存储系统110电耦接的主机102的操作速度。[0041]控制器130和存储器件150可以被集成至一个半导体器件中并且配置存储卡。例如，控制器130和存储卡150可以被集成至一个半导体器件中，并且配置诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(丽3)、1?-11(:、微型11(:、安全数字(SD)卡、迷你SD、微型SD、SDHC、通用闪速储存(UFS)设备的存储卡。[0042]再例如，存储系统110可以配置计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络板(webtablet)、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字照相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字视频录像机、数字视频播放器、配置数据中心的储存器、无线环境下收发信息的设备、配置家庭网络的各种电子设备中的一种、配置计算机网络的各种电子设备中的一种、配置远程信息处理网络的各种电子设备中的一种、RFID设备或者配置计算系统的各种组成元件中的一种。[0043]存储系统110的存储器件150在电源被中断时可以保持储存的数据，具体地，在写入操作期间储存从主机102提供的数据，以及在读取操作期间将储存的数据提供给主机102。存储器件150包括多个存储块152、154和156。存储块152、154和156中的每个存储块包括多个页。每个页包括多个存储单元，多个字线(WL)电耦接至多个存储单元。存储器件150可以是非易失性存储器件，例如，闪速存储器。闪速存储器可以具有三维(3D)层叠结构。稍后将参照图2至图11来描述存储器件150的结构，即，存储器件150的三维(3D)层叠结构。[0044]存储系统110的控制器130响应于来自主机102的请求来控制存储器件150。例如，控制器130将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。为此，控制器130控制存储器件150的整体操作(诸如读取操作、写入操作、编程操作和擦除操作)。[0045]详细地，控制器130包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪存控制器142和存储器144。[0046]主机接口单元132处理从主机102提供的命令和数据，以及可以被配置为通过诸如通用串行总线(USB)、多媒体卡(MMC)、快速外围组件互连(PC1-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、串行附件SCSI(SAS)、增强小型磁盘接口(ESDI)和集成驱动电路(IDE)的各种接口协议中的一种或更多种来与主机102通信。[0047]ECC单元138在读取操作期间检测和校正包括在从存储器件150读取的数据中的错误。即，在对从存储器件150读取的数据执行错误校正解码操作之后，ECC单元138可以确定错误校正解码操作是否成功，响应于确定结果来输出指示信号，以及基于由ECC解码处理产生的奇偶位来校正读取数据的错误位。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可以不校正错误位并且可以输出错误校正失败信号。[0048]ECC单元138可以基于诸如低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH,Bose-Chaudhur1-Hocquenghem)码、祸轮码(tuborcode)、里德-所罗门(RS,Reed-Solomon)码、卷积码、递归系统码(RSC)、格形编码调制(TCM)、块编码调制(BCM)等的编码调制来执行错误校正操作。ECC单元138可以包括用于纠错操作的所有电路、系统或设备。[0049]NFC142用作控制器130与存储器件150之间的存储器接口，从而允许控制器130响应于来自主机102的请求来控制存储器件150。当存储器件150是闪速存储器(具体地，NAND闪速存储器)时，NFC142在处理器134的控制下为存储器件150产生控制信号并且处理数据。[0050]存储器144用作存储系统110和控制器130的工作存储器，以及储存用于驱动存储系统I1和控制器130的数据。控制器130响应于来自主机102的请求来控制存储器件150。例如，控制器130将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。为此，控制器130控制存储器件150的操作(诸如读取操作、写入操作、编程操作和擦除操作)，存储器144储存允许这样的操作所需的数据。[0051]存储器144可以用易失性存储器来实现。例如，存储器144可以用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实现。如上所述，存储器144储存在主机102与存储器件150之间执行读取操作和写入操作所需的数据。为了储存数据，存储器144包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。[0052]处理器134控制存储系统110的一般操作，以及响应于来自主机102的写入请求或读取请求来控制存储器件150的写入操作或读取操作。处理器134驱动被称为闪存转换层(FTL)的固件来控制存储系统110的一般操作。处理器134可以用微处理器或中央处理单元(CPU)来实现。[0053]用于执行存储器件150的“坏管理”(例如，坏块管理)的管理单元(未显示)包括在处理器134中。管理单元检测包括在存储器件150中的多个存储块，找出坏块(不满足进一步使用的条件)以及执行坏块管理。当存储器件150是闪速存储器(例如，NAND闪速存储器)时，由于NAND逻辑函数的特性，因此在写入操作期间(例如，在编程操作期间)可能发生编程失败。“坏块管理”是将其中发生编程失败的存储块处理为坏，以及将编程失败的数据编程在新存储块中的操作。在下文中，将参照图2至图11来详细描述根据实施例的存储系统中的存储器件。[0054]图2是示出图1中所示的存储系统110中的存储器件150的示图。[0055]参照图2，存储器件150包括多个存储块，例如，第零存储块(BLKO)210、第一存储块(BLKl)220、第二存储块(BLK2)230和第N-1存储块(BLKN-1)240。存储块210、220、230和240中的每个存储块包括多个页，例如，21女量的页(2M个页)。虽然描述了多个存储块中的每个存储块包括21女量的页，但是注意的是，多个存储块中的每个存储块可以包括M数量(或任意数量)的页。每个页包括多个存储单元，多个字线(WL)电耦接至多个存储单JLο[0056]此外，存储器件150根据储存在每个存储单元中的位的数量可以包括作为单电平单元(SLC，singlelevelcell)存储块和多电平单元(MLC，mult1-levelcell)存储块的多个存储块。SLC存储块包括用每个存储单元能够储存I位数据的存储单元来实现的多个页，并且可以具有高的数据计算性能和优异的耐久性。MLC存储块包括用每个存储单元能够储存多位数据(例如，两位或更多位数据)的存储单元来实现的多个页，并且可以具有比SLC存储块大的数据储存空间，即，可以被高度集成。包括用每个存储单元能够储存3位数据的存储单元来实现的多个页的MLC存储块可以被定义为三电平单元(TLC)存储块。[0057]存储块210、220、230和240中的每个存储块在写入操作期间储存从图1的主机设备102提供的数据，以及在读取操作期间将储存的数据提供给主机102。[0058]图3是示出根据本发明的实施例的存储器件中的存储块的电路图。[0059]参照图3，存储器件300的存储块330可以包括分别电耦接至位线BLO至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MCO至MCn-1可以串联地电耦接在选择晶体管DST和SST之间。各个存储单元MCO至MCn-1可以被配置为多电平单元(MLC)，其中，每个多电平单元(MLC)储存多位的数据信息。串340可以分别电耦接至对应的位线BLO至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示共源极线。[0060]虽然图3作为示例示出了包括NAND闪速存储单元的存储块330，但是注意的是，根据实施例的存储器件300的存储块330不限于NAND闪速存储器，并且可以实现为NOR闪速存储器、其中组合有两种或更多种存储单元的混合闪速存储器、或控制器构建在存储芯片中的一体NAND闪速存储器(one-NANDflashmemory)0半导体器件的操作特性不仅可以应用至电荷储存层由导电浮栅配置的闪速存储器件，还可以应用至电荷储存层由电介质层配置的电荷捕获闪存(CTE)。[0061]存储器件300的电压供应块310可以基于操作模式来将字线电压(例如，编程电压、读取电压和通过电压)提供至相应的字线，以及可以将电压提供给块体，例如，其中形成有存储单元的阱区。电压供应块310可以在控制电路(未显示)的控制下执行电压发生操作。电压供应块310可以产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择存储单元阵列的扇区或存储块中的一个，选择选中存储块的字线中的一个，以及将字线电压提供至选中字线和未选字线。[0062]存储器件300的读取/写入电路320通过控制电路来控制，以及可以基于操作模式而用作感测放大器或写入驱动器。例如，在验证或读取操作期间，读取/写入电路320可以用作用于感测来自存储单元阵列的数据的感测放大器。此外，在编程操作期间，读取/写入电路320可以用作写入驱动器，写入驱动器基于要被储存在存储单元阵列中的数据来驱动位线。读取/写入电路320在编程操作期间可以从缓冲器(未显示)接收要被写入在存储单元阵列中的数据，以及可以基于接收的数据来驱动位线。为此，读取/写入电路320可以包括分别与列(或位线)或列对(或位线对)对应的多个页缓冲器322、324和326，多个锁存器(未显示)可以包括在页缓冲器322、324和326中的每个页缓冲器中。[0063]在下文中，当用根据实施例的三维(3D)非易失性存储器件来实现存储器件150时，将参照图4至图11对存储器件150进行详细描述。[0064]图4是示出图2中所示的存储器件150的存储块BLKO至BLKN-1的框图。[0065]参照图4，存储器件150可以包括多个存储块BLKO至BLKN-1，存储块BLKO至BLKN-1中的每个存储块可以实现为三维(3D)结构或垂直结构。存储块BLKO至BLKN-1中的每个存储块可以包括沿第一方向至第三方向(即，X轴方向，y轴方向和z轴方向)延伸的结构。[0066]存储块BLKO至BLKN-1中的每个存储块可以包括沿第二方向延伸的多个NAND串NS。多个NAND串NS可以沿第一方向和第三方向布置。每个NAND串NS可以电耦接至位线BL、一个或更多个源极选择线SSL、一个或更多个接地选择线GSL、多个字线WL、一个或更多个虚设字线DWL和共源极线CSL。S卩，存储块BLKO至BLKN-1中的每个存储块可以电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL和多个共源极线CSL。[0067]图5是图4中所示的存储块BLKOtoBLKN-1中的一个存储块BLKi的透视图。图6是沿图5中所示的存储块BLKi的线1-1'截取的剖视图。[0068]参照图5和图6，存储器件150的存储块BLKi可以包括沿第一方向至第三方向延伸的结构。[0069]可以设置有衬底5111。衬底5111可以包括掺杂有第一类型杂质的硅材料。例如，衬底5111可以包括掺杂有P型杂质的硅材料，或者可以是P型阱(例如，袋型P阱)，并且包括围绕P型阱的η型阱。虽然在实施例中描述了衬底5111是P型硅，但是注意的是，衬底5111不局限于P型娃。[0070]沿第一方向延伸的多个掺杂区5311至5314可以设置在衬底5111之上。多个掺杂区5311至5314可以包含不同于衬底5111的第二类型杂质。多个掺杂区5311至5314可以掺杂有η型杂质。虽然在实施例中描述了第一掺杂区5311至第四掺杂区5314是η型，但是注意的是，第一掺杂区5311至第四掺杂区5314不局限于η型。[0071]沿第一方向延伸的多个电介质材料5112可以沿第二方向依次设置在第一掺杂区5311与第二掺杂区5312之间的衬底5111的区域之上。多个电介质材料5112和衬底5111可以沿第二方向彼此分离预定距离。多个电介质材料5112可以沿第二方向彼此分离预定距离。电介质材料5112可以包括诸如氧化硅的电介质材料。[0072]多个柱体5113可以沿第一方向依次布置在第一掺杂区5311与第二掺杂区5312之间的衬底5111的区域之上，并且可以沿第二方向穿过电介质材料5112。多个柱体5113可以穿过电介质材料5112并且可以与衬底5111电耦接。每个柱体5113可以由多种材料配置。每个柱体5113的表面层5114可以包括掺杂有第一类型杂质的硅材料。每个柱体5113的表面层5114可以包括掺杂有与衬底5111相同类型的杂质的硅材料。虽然在实施例中描述了每个柱体5113的表面层5114包括P型硅，但是注意的是，每个柱体5113的表面层5114不局限于P型娃。[0073]每个柱体5113的内层5115可以由电介质材料形成。每个柱体5113的内层5115可以由诸如氧化硅的电介质材料填充。[0074]在第一掺杂区5311与第二掺杂区5312之间的区域中，电介质层5116可以沿电介质材料5112、柱体5113和衬底5111的暴露表面设置。电介质层5116的厚度可以小于电介质材料5112之间的距离的一半。换句话说，要布置除电介质材料5112和电介质层5116之外的材料的区域可以设置在⑴设置在电介质材料5112的第一电介质材料的底表面之上的电介质层5116与(ii)设置在电介质材料5112的第二电介质材料的顶表面之上的电介质层5116之间。电介质材料5112在第一电介质材料之下。[0075]在第一掺杂区5311与第二掺杂区5312之间的区域中，导电材料5211至5291可以设置在电介质层5116的暴露表面之上。例如，沿第一方向延伸的导电材料5211可以设置在邻近衬底5111的电介质材料5112与衬底5111之间。具体地，导电材料5211可以设置在(i)布置在衬底5111之上的电介质层5116与(ii)布置在邻近衬底5111的电介质材料5112的底表面之上的电介质层5116之间。[0076]再例如，沿第一方向延伸的导电材料5221至5281可以设置在(i)布置在电介质材料5112的某个电介质材料的顶表面之上的电介质层5116与(ii)布置在电介质材料5112的另一电介质材料(其布置在所述某个电介质材料5112之上)的底表面之上的电介质层5116之间。沿第一方向延伸的导电材料5291可以设置在最上电介质材料5112之上。导电材料5211至5291可以是金属材料。例如，导电材料5211至5291可以是多晶硅。[0077]与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构可以设置在第二掺杂区5312与第三掺杂区5313之间。例如，沿第一方向延伸的多个电介质材料5112、沿第一方向依次布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116、以及沿第一方向延伸的多个导电材料5212至5292可以设置在第二掺杂区5312与第三掺杂区5313之间。[0078]与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构可以设置在第三掺杂区5313与第四掺杂区5314之间。例如，沿第一方向延伸的多个电介质材料5112、沿第一方向依次布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116、以及沿第一方向延伸的多个导电材料5213至5293可以设置在第三掺杂区5313与第四掺杂区5314之间。[0079]漏极5320可以分别设置在多个柱体5113之上。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有η型杂质的硅材料。虽然描述了漏极5320包括η型娃，但是注意的是，漏极5320不局限于η型娃。每个漏极5320的宽度可以大于每个对应柱体5113的宽度。例如，每个漏极5320可以在每个对应柱体5113的顶表面之上以焊盘的形状设置。[0080]沿第三方向延伸的导电材料5331至5333可以设置在漏极5320之上。导电材料5331至5333可以沿第一方向依次布置。导电材料5331至5333可以与对应区域的漏极5320电耦接。漏极5320和导电材料5331至5333可以通过接触插塞彼此电耦接。导电材料5331至5333可以是金属材料。例如，导电材料5331至5333可以是多晶硅。[0081]在图5和图6中，相应的柱体5113可以与沿第一方向延伸的电介质层5116以及导电材料5211至529U5212至5292和5213至5293一起形成串。例如，相应的柱体5113可以与沿第一方向延伸的电介质层5116以及导电材料5211至5291、5212至5292和5213至5293—起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。[0082]图7是图6中所示的晶体管结构TS的剖面图。[0083]参照图7，在图6中所不的晶体管结构TS中，电介质层5116可以包括第一子电介质层5117、第二子电介质层5118和第三子电介质层5119。[0084]在每个柱体5113中的P型硅的表面层5114可以用作本体。邻近柱体5113的第一子电介质层5117可以用作隧道电介质层，并且可以包括热氧化层。[0085]第二子电介质层5118可以用作电荷储存层。例如，第二子电介质层5118可以用作电荷捕获/俘获层，并且可以包括氮化物层或者诸如氧化铝层、氧化铪层等的金属氧化物层。[0086]邻近导电材料5233的第三子电介质层5119可以用作阻挡电介质层。例如，邻近沿第一方向延伸的导电材料5233的第三子电介质层5119可以形成为单层或多层。第三子电介质层5119可以是诸如氧化铝层、氧化铪层等的高-k电介质层，其具有比第一子电介质层5117和第二子电介质层5118大的介电常数。[0087]导电材料5233可以用作栅极或控制栅极。即，栅极或控制栅极5233、阻挡电介质层5119、电荷储存层5118、隧道电介质层5117和本体5114可以形成晶体管或存储单元晶体管结构。例如，第一子电介质层5117至第三子电介质层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了简化说明，在每个柱体5113中的P型硅的表面层5114将被称为沿第二方向的本体。[0088]存储块BLKi可以包括多个柱体5113。S卩，存储块BLKi可以包括多个NAND串NS。详细地，存储块BLKi可以包括沿第二方向或垂直于衬底5111的方向延伸的多个NAND串NS0[0089]每个NAND串NS可以包括沿第二方向布置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的一个或更多个晶体管结构TS可以用作源极选择晶体管SST。每个NAND串NS的多个晶体管结构TS中的一个或更多个晶体管结构TS可以用作接地选择晶体管GST。[0090]栅极或控制栅极可以对应于沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293。换句话说，栅极或控制栅极可以沿第一方向延伸并且形成字线和两个或更多个选择线，例如，一个或更多个源极选择线SSL和一个或更多个接地选择线GSL。[0091]沿第三方向延伸的导电材料5331至5333可以电耦接至NAND串NS的一端。例如，导电材料5331至5333可以用作位线BL。S卩，在一个存储块BLKi中，多个NAND串NS可以电親接至一个位线BL。[0092]沿第一方向延伸的第二类型掺杂区5311至5314可以设置至NAND串NS的另一端。第二类型掺杂区5311至5314可以用作共源极线CSL。[0093]S卩，存储块BLKi包括沿垂直于衬底5111的方向(例如，第二方向)延伸的多个NAND串NS，并可以用作多个NAND串NS电耦接至一个位线BL的NAND闪速存储块(例如，电荷捕获型存储器的NAND闪速存储块)。[0094]虽然在图5至图7中示出沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293设置为9层，但是注意的是，导电材料5211至5291、5212至5292和5213至5293不局限于9层。例如，沿第一方向延伸的导电材料可以具有8层、16层或任意多的层。换句话说，在一个NAND串NS中，可以存在任意数量的晶体管。[0095]虽然在图5至图7中示出了3个NAND串NS电耦接至一个位线BL，但是注意的是，实施例不局限于3个NAND串NS。例如，在存储块BLKi中，m数量的NAND串NS可以电耦接至一个位线，m是正整数。根据电耦接至一个位线BL的NAND串NS的数量，也可以控制沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的数量以及共源极线5311至5314的数量。[0096]另外，虽然在图5至图7中示出了3个NAND串NS电耦接至沿第一方向延伸的一个导电材料，但是注意的是，实施例不局限于3个NAND串NS。例如，η数量的NAND串NS可以电耦接至沿第一方向延伸的一个导电材料，η是正整数。根据电耦接至沿第一方向延伸的一个导电材料的NAND串NS的数量，也可以控制位线5331至5333的数量。[0097]图8是示出具有参照图5至图7所描述的第一结构的存储块BLKi的等效电路图。[0098]参照图8，在具有第一结构的某个块BLKi中，NAND串NSll至NS31可以设置在第一位线BLl与共源极线CSL之间。第一位线BLl可以对应于图5和图6的沿第三方向延伸的导电材料5331。NAND串NS12至NS32可以设置在第二位线BL2与共源极线CSL之间。第二位线BL2可以对应于图5和图6的沿第三方向延伸的导电材料5332。NAND串NS13至NS33可以设置在第三位线BL3与共源极线CSL之间。第三位线BL3可以对应于图5和图6的沿第三方向延伸的导电材料5333。[0099]每个NAND串NS的源极选择晶体管SST可以电耦接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电耦接至共源极线CSL。存储单元MC可以设置在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。[0100]在实施例中，为了简化说明，NAND串NS可以基于行和列来定义，并且电耦接至一个位线的NAND串NS可以形成一列。例如，电耦接至第一位线BLl的NAND串NSll至NS31可以对应于第一列，电耦接至第二位线BL2的NAND串NS12至NS32可以对应于第二列，电耦接至第三位线BL3的NAND串NS13至NS33可以对应于第三列。电耦接至一个源极选择线SSL的NAND串NS可以形成一行。例如，电耦接至第一源极选择线SSLl的NAND串NSll至NS13可以形成第一行，电耦接至第二源极选择线SSL2的NAND串NS21至NS23可以形成第二行，电耦接至第三源极选择线SSL3的NAND串NS31至NS33可以形成第三行。[0101]在每个NAND串NS中，可以为晶体管和存储单元定义高度。在每个NAND串NS中，当从衬底5111测量时，存储单元的高度可以随存储单元靠近源极选择晶体管SST而增大。例如，在每个NAND串NS中，邻近源极选择晶体管SST的存储单元MC6的高度是7，而邻近接地选择晶体管GST的存储单元MCl的高度是I。[0102]在同一行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可以电耦接至不同源极选择线SSL1、SSL2和SSL3。[0103]在同一行的NAND串NS中的同一高度处的存储单元可以共享字线WL。在同一高度处，电耦接至不同行的NAND串NS的存储单元MC的字线WL可以电耦接。在同一行的NAND串NS中的同一高度处的虚设存储单元DMC可以共享虚设字线DWL。在同一高度处，电耦接至不同行的NAND串NS的虚设存储单元DMC的虚设字线DWL可以电耦接。[0104]例如，位于同一高度的字线WL或虚设字线DWL可以电耦接在沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293所设置的层处。例如，在给定层处沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触电耦接至上层。在上层处，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以电耦接。换句话说，在同一行的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。另外，在不同行的NAND串NS的接地选择晶体管GST可以共享彼此耦接的接地选择线GSL。BP,NAND串NSll至NS13、NS21至NS23和NS31至NS33可以电耦接至接地选择线GSL0[0105]共源极线CSL可以电耦接至NAND串NS。例如，在衬底5111之上的有源区之上，第一掺杂区5311至第四掺杂区5314可以电耦接。例如，第一掺杂区5311至第四掺杂区5314可以通过接触电耦接至上层，在上层处，第一掺杂区5311至第四掺杂区5314可以电耦接。[0106]S卩，如图8中所示，同一高度的字线WL可以电耦接。因此，当在特定高度的某一字线WL被选中时，电耦接至某一字线WL的所有NAND串NS可以被选中。在不同行的NAND串NS可以电耦接至不同的源极选择线SSL。因此，在电耦接至同一字线WL的NAND串NS之中，在未选行中的NAND串NS可以通过选择源极选择线SSLl至SSL3之一而与位线BLl至BL3电隔离。换句话说，NAND串NS的行可以通过选择源极选择线SSLl至SSL3中的一个而被选中。此外，在选中行中的NAND串NS可以通过选择位线BLl至BL3之一而以列为单位被选中。[0107]在每个NAND串NS中，可以设置虚设存储单元DMC。在图8中，虚设存储单元DMC在每个NAND串NS中设置在第三存储单元MC3与第四存储单元MC4之间。S卩，第一存储单元MCl至第三存储单元MC3可以设置在虚设存储单元DMC与接地选择晶体管GST之间。第四存储单元MC4至第六存储单元MC6可以设置在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC可以被虚设存储单元DMC划分为存储单元组。在划分的存储单元组中，邻近接地选择晶体管GST的存储单元(例如，MCl至MC3)可以被称为下存储单元组，邻近源极选择晶体管SST的存储单元(例如，MC4至MC6)可以被称为上存储单元组。[0108]在下文中，当根据实施例的存储系统中的存储器件用第二结构(其不同于第一结构)的三维(3D)非易失性存储器件来实现时，将参照图9至图11做出详细描述。[0109]图9是示意性示出用根据实施例的三维(3D)非易失性存储器件(其具有不同于上面参照图5至图8描述的第一结构的第二结构)来实现的存储器件的透视图。图9示出了在图4的多个存储块中的具有第二结构的一个存储块BLKj，图10是示出沿图9的线VI1-VIIr截取的存储块BLKj的剖视图。[0110]参照图9和图10，存储块BLKj可以包括沿第一方向至第三方向延伸的结构。[0111]可以设置有衬底6311。例如，衬底6311可以包括掺杂有第一类型杂质的硅材料。例如，衬底6311可以包括掺杂有P型杂质的硅材料，或可以是P型阱(例如，袋型P阱)，并且包括围绕P型阱的η型阱。虽然为了简化说明在实施例中描述了衬底6311是P型硅，但是注意的是，衬底6311不局限于P型硅。[0112]沿X轴方向和y轴方向延伸的第一导电材料6321至第四导电材料6324设置在衬底6311之上。第一导电材料6321至第四导电材料6324沿z轴方向分离预定距离。[0113]沿X轴方向和y轴方向延伸的第五导电材料6325至第八导电材料6328设置在衬底6311之上。第五导电材料6325至第八导电材料6328沿z轴方向分离预定距离。第五导电材料6325至第八导电材料6328沿y轴方向与第一导电材料6321至第四导电材料6324分呙。[0114]设置有穿过第一导电材料6321至第四导电材料6324的多个下柱体DP。每个下柱体DP沿z轴方向延伸。此外，设置有穿过第五导电材料6325至第八导电材料6328的多个上柱体UP。每个上柱体UP沿z轴方向延伸。[0115]下柱体DP和上柱体UP中的每个柱体包括内部材料6361、中间层6362和表面层6363。中间层6362用作单元晶体管的沟道。表面层6363包括阻挡电介质层、电荷储存层和隧道电介质层。[0116]下柱体DP和上柱体UP通过管栅PG电耦接。管栅PG可以布置在衬底6311中。例如，管栅PG可以包括与下柱体DP和上柱体UP相同的材料。[0117]沿X轴方向和y轴方向延伸的第二类型的掺杂材料6312设置在下柱体DP之上。例如，第二类型的掺杂材料6312可以包括η型硅材料。第二类型的掺杂材料6312用作共源极线CSL。[0118]漏极6340设置在上柱体UP之上。例如，漏极6340可以包括η型硅材料。沿y轴方向延伸的第一上导电材料6351和第二上导电材料6352设置在漏极6340之上。[0119]第一上导电材料6351和第二上导电材料6352沿X轴方向分离。第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352与漏极6340可以通过接触插塞彼此电耦接。第一上导电材料6351和第二上导电材料6352分别用作第一位线BLl和第二位线BL2。[0120]第一导电材料6321用作源极选择线SS1，第二导电材料6322用作第一虚设字线DWLl，第三导电材料6323和第四导电材料6324分别用作第一主字线MffLl和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327用作第二虚设字线DWL2，第八导电材料6328用作漏极选择线DSL0[0121]下柱体DP和邻近下柱体DP的第一导电材料6321至第四导电材料6324形成下串。上柱体UP和邻近上柱体UP的第五导电材料6325至第八导电材料6328形成上串。下串和上串通过管栅PG电耦接。下串的一端电耦接至用作共源极线CSL的第二类型的掺杂材料6312。上串的一端通过漏极6340耦接至对应的位线。一个下串和一个上串形成电耦接在第二类型的掺杂材料6312(用作共源极线CSL)与上导电材料层6351和6352中对应的一个(用作位线BL)之间的一个单元串。[0122]S卩，下串包括源极选择晶体管SST、第一虚设存储单元DMCl以及第一主存储单元MMCl和第二主存储单元MMC2。上串包括第三主存储单元MMC3、第四主存储单元MMC4、第二虚设存储单元DMC2和漏极选择晶体管DST。[0123]在图9和图10中，上串和下串可以形成NAND串NS，NAND串NS可以包括多个晶体管结构TS。由于以上参照图7详细描述了包括在图9和图10的NAND串NS中的晶体管结构，因此这里将省略其详细描述。[0124]图11是示出具有上面参照图9和图10所描述的第二结构的存储块BLKj的等效电路图。为了简化说明，仅示出了在以第二结构实现的存储块BLKj中形成对的第一串和第二串。[0125]参照图11，在具有第二结构的存储块BLKj中，如以上参照图9和图10所描述的，可以成对地设置单元串，每个单元串用通过管栅PG电耦接的一个上串和一个下串来实现。[0126]在具有第二结构的存储块BLKj中，例如，沿第一沟道CHl(未显示)层叠的存储单元CGO至CG31、一个或更多个源极选择栅极SSGl和一个或更多个漏极选择栅极DSGl可以形成第一串ST1，例如，沿第二沟道CH2(未显示)层叠的存储单元CGO至CG31、一个或更多个源极选择栅极SSG2和一个或更多个漏极选择栅极DSG2可以形成第二串ST2。[0127]第一串STl和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL。第一串STl电耦接至第一位线BL1，第二串ST2电耦接至第二位线BL2。[0128]虽然在图11中描述了第一串STl和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL，但是第一串STl和第二串ST2可以电耦接至同一源极选择线SSL和同一位线BL，以及第一串STl电耦接至第一漏极选择线DSLl且第二串ST2电耦接至第二漏极选择线DSL2。在另一实施例中，第一串STl和第二串ST2可以电耦接至同一漏极选择线DSL和同一位线BL，以及第一串STl电耦接至第一源极选择线SSLl且第二串ST2电耦接至第二源极选择线SSL2。在下文中，对于关于在根据实施例的存储系统中的存储器件的数据处理，具体地，数据编程(即，数据写入操作)，将参照图12和图13做出详细描述。[0129]图12是示出根据实施例的存储系统中的存储器件的数据处理操作的示意图。在下文中，将对图1中所示的存储系统110中的数据处理进行描述。例如，在将与从主机102接收的写入命令对应的写入数据编程至包括在存储器件150中的存储块152至156之前，存储系统110可以将写入数据储存在包括在控制器130的存储器144中的缓冲器/高速缓存器(例如，写入缓冲器/高速缓存器)中。此时，鉴于写入数据的大小和对应存储器的页的大小，储存在缓冲器/高速缓存器中的写入数据可以被编程/写入至对应的存储块的页中。[0130]另外，虽然以下作为示例将描述控制器130在存储系统110中执行数据处理操作，但是注意的是，如上所述，包括在控制器130中的处理器134可以执行数据处理操作。此夕卜，虽然以下作为示例将描述与从主机102接收的写入命令对应的写入数据被储存在包括在控制器130的存储器144中的缓冲器/高速缓存器中，但是注意的是，写入数据可以被储存在包括在以上参照图3描述的存储器件300中的多个锁存器或多个页缓冲器322、324和326中，或者被储存在外部存储器件中。[0131]此外，在下面的实施例中，与从主机102接收的写入命令对应的数据被储存在缓冲器/高速缓存器中。在检查储存在缓冲器/高速缓存器中的数据的大小(例如，数据块大小(chunksize))之后，通过检查与数据的被查大小对应的空闲页，即，通过检查能够编程/写入数据的页，将数据编程/写入至存储器件150的对应的存储块的页中。可以通过代表开始编程/写入数据的页及其数量或大小来定义空闲页。[0132]在实施例中，在实现有存储器件150的多个存储块的存储芯片中，存储块被分组为超级块。通过检查超级块中的空闲页，与从主机102接收的写入命令对应的数据通过一次编程(oneshotprogramming)、多平面编程(mult1-planeprogramming)和单平面(oneplaneprogramming)编程被编程在存储器件150的超级块中。在下文中，作为示例将描述:数据块大小为64KB的数据可以通过一次编程被同时编程/写入在包括在超级块中的页中，数据块大小为32KB的数据可以通过多平面编程被同时编程/写入在包括在超级块中的页中，以及数据块大小为16KB的数据可以通过单平面编程被同时编程/写入在包括在超级块中的页中。[0133]参照图12，控制器130将与从主机102接收的写入命令对应的写入数据储存在包括在控制器130的存储器144中的缓冲器1200中，然后将储存在缓冲器1200中的数据编程(即，写入和储存)在实现有多个存储块的多个存储芯片中。[0134]例如，详细地，控制器130将与从主机102接收的写入命令对应的例如数据6、数据8、数据3和数据10的写入数据储存在缓冲器1200中。[0135]控制器130检查储存在缓冲器1200中的数据的大小，即，数据6、数据8、数据3和数据10的数据块大小。在下文中，作为示例将描述:数据6的数据块大小是64KB，数据8的数据块大小是32K，数据3的数据块大小是16K，以及数据10的数据块大小是8K。[0136]如上所述，存储器件150包括其中实现有多个存储块的多个存储芯片，例如，第零存储芯片1210至第四存储芯片1290。包括在存储器件150中的存储芯片1210、1230、1250、1270和1290中的每个存储芯片中的多个存储块被分组为超级块。[0137]在下文中，作为示例将描述:两个存储块被分组为一个超级块。然而，注意的是，根据存储器件150的容量和数据编程性能，两个或更多个存储块可以被分组为一个超级块，多个超级块(多个存储块被分组至多个超级块中的每个超级块)可以包括在存储芯片1210至1290中的每个存储芯片中。此外，在下文中，作为示例将描述:在存储芯片1210、1230、1250,1270和1290中，相同数量的存储块被分组为的一个超级块，S卩，在存储器件150的所有存储芯片1210、1230、1250、1270和1290中，两个存储块被分组为一个超级块。然而，注意的是，在存储器件150的存储芯片1210、1230、1250、1270和1290中，不同数量的存储块可以实现一个超级块，即，包括在各个存储芯片1210、1230、1250、1270和1290的超级块中的存储块的数量可以不同。[0138]多个页包括在存储块(包括在存储芯片1210、1230、1250、1270和1290的各个超级块中)中的每个存储块中。在下文中，作为示例将描述:包括在多个存储块(或平面(plane))中的多个页的大小，换句话说，能够被编程/写入至多个页中的每个页中的数据的大小(即，数据块大小)是16KB。[0139]例如，第零芯片1210包括第四超级块1215，第四超级块1215包括两个存储块，SP，第八平面1217和第九平面1219，每个平面包括多个页。在存储芯片1210的超级块1215中，包括在平面1217和1219中的每个平面中的多个页的大小(即，作为能够被编程在每页中的数据的大小的数据块大小)是16KB。[0140]在数据6、数据8、数据3和数据10被储存在缓冲器1200中之前，包括在超级块1215的平面1217和1219中的第零页和第一页已经编程其他数据，因此，在超级块1215中能够被数据编程的页(即，在超级块1215中作为空闲页的起始页)是平面1217的第二页。也就是说，从平面1217的第二页开始执行将数据编程在存储芯片1210的超级块1215中。[0141]在超级块1215中作为空闲页的编程页是平面1217和1219的第二页和第三页。换句话说，可以在平面1217和1219的第二页和第三页中执行将数据编程在存储芯片1210的超级块1215中。S卩，可以在存储芯片1210的超级块1215中执行一次编程。因此，具有64KB大小来作为数据块大小的数据通过一次编程被编程在超级块1215的空闲页中。[0142]因此，存储芯片1210的超级块1215中的空闲页表示:平面1217的第二页是编程起始页，平面1217和1219的第二页和第三页可通过一次编程而被编程，因此具有64KB数据块大小的数据可以被编程。即，存储芯片1210的超级块1215中的空闲页表示:可以通过把平面1217的第二页作为起始页而以64KB数据块大小来执行一次编程。[0143]此外，第一芯片1230包括第三超级块1235，第三超级块1235包括两个存储块，SP，第六平面1237和第七平面1239，每个平面包括多个页。在存储芯片1230的超级块1235中，包括在平面1237和1239中的每个平面中的多个页的大小(即，作为能够被编程在每页中的数据的大小的数据块大小)是16KB。[0144]在数据6、数据8、数据3和数据10被储存在缓冲器1200中之前，包括在超级块1235的平面1237和1239中的第零页已经编程其他数据，因此，在超级块1235中能够被数据编程的页(即，在超级块1235中作为空闲页的起始页)是平面1237的第一页。也就是说，从平面1237的第一页开始执行将数据编程在存储芯片1230的超级块1235中。[0145]在超级块1235中作为空闲页的编程页是平面1237和1239的第一页。换句话说，可以在平面1237和1239的第一页中执行将数据编程在存储芯片1230的超级块1235中。即，可以在存储芯片1230的超级块1235中执行多平面编程。因此，具有32KB大小来数据块大小的数据可通过多平面编程被编程在超级块1235的空闲页中。[0146]因此，存储芯片1230的超级块1235中的空闲页表示:平面1237的第一页是编程起始页，平面1237和1239的第一页可通过多平面编程而被编程，因此具有32KB数据块大小的数据可以被编程。即，存储芯片1230的超级块1235中的空闲页表示:可以通过把平面1237的第一页作为起始页而以32KB数据块大小来执行多平面编程。[0147]另外，第二芯片1250包括第二超级块1255，第二超级块1255包括两个存储块，SP，第四平面1257和第五平面1259，每个平面包括多个页。在存储芯片1250的超级块1255中，包括在平面1257和1259中的每个平面中的多个页的大小(即，作为能够被编程在每页中的数据的大小的数据块大小)是16KB。[0148]在数据6、数据8、数据3和数据10被储存在缓冲器1200中之前，包括在超级块1255的平面1257中的第零页已经编程其他数据，因此，在超级块1255中能够被数据编程的页(即，在超级块1255中作为空闲页的起始页)是平面1259的第零页。也就是说，从平面1259的第零页开始执行将数据编程在存储芯片1250的超级块1255中。[0149]在超级块1255中作为空闲页的编程页是平面1259的第零页。换句话说，可以在平面1259的第零页中执行将数据编程在存储芯片1250的超级块1255中。S卩，可以在存储芯片1250的超级块1255中执行单平面编程。因此，具有16KB大小来作为数据块大小的数据可通过单平面编程被编程在超级块1255中的空闲页中。[0150]因此，存储芯片1250的超级块1255中的空闲页表示:平面1259的第零页作为编程起始页可通过单平面编程而被编程，因此具有16KB数据块大小的数据可以被编程。SP，存储芯片1250的超级块1255中的空闲页表示:可以通过把平面1259的第零页作为起始页而以16KB数据块大小来执行单平面编程。[0151]此外，第三芯片1270包括第一超级块1275，第一超级块1275包括两个存储块，SP，第二平面1277和第三平面1279，每个平面包括多个页。在存储芯片1270的超级块1275中，包括在平面1277和1279中的每个平面中的多个页的大小(即，作为能够被编程在每页中的数据的大小的数据块大小)是16KB。[0152]在数据6、数据8、数据3和数据10被储存在缓冲器1200中之前，包括在超级块1275的平面1277中的第零页已经编程其他数据，因此，在超级块1275中能够被数据编程的页(即，在超级块1275中作为空闲页的起始页)是平面1279的第零页。也就是说，从平面1279的第零页开始执行将数据编程在存储芯片1270的超级块1275中。[0153]在超级块1275中作为空闲页的编程页是平面1279的第零页。换句话说，可以在平面1279的第零页中执行将数据编程在存储芯片1270的超级块1275中。S卩，可以在存储芯片1270的超级块1275中执行单平面编程。因此，具有16KB大小来作为数据块大小的数据可通过单平面编程而被编程在超级块1275中的空闲页中。[0154]因此，存储芯片1270的超级块1275中的空闲页表示:平面1279的第零页作为编程起始页可通过单平面编程而编程，因此具有16KB数据块大小的数据可以被编程。S卩，存储芯片1270的超级块1275中的空闲页表示:可以通过把平面1279的第零页作为起始页而以16KB数据块大小来执行单平面编程。[0155]此外，第四芯片1290包括第零超级块1295，第零超级块1295包括两个存储块，SP，第零平面1297和第一平面1299，每个平面包括多个页。在存储芯片1290的超级块1295中，包括在平面1297和1299中的每个平面中的多个页的大小(即，作为能够被编程在每页中的数据的大小的数据块大小)是16KB。[0156]在超级块1295中作为空闲页的起始页是平面1297的第零页。换句话说，可以从平面1297的第零页开始执行将数据编程在存储芯片1290的超级块1295中。[0157]在超级块1295中作为空闲页的编程页是平面1297和1299的第零页和第一页。换句话说，可以在平面1297和1299的第零页和第一页中执行将数据编程在存储芯片1290的超级块1295中。S卩，可以在存储芯片1290的超级块1295中执行一次编程。因此，具有64KB大小作为数据块大小的数据可通过一次编程而被编程在超级块1295的空闲页中。[0158]因此，存储芯片1290的超级块1295中的空闲页表示:平面1297的第零页是编程起始页，平面1297和1299的第零页和第一页可通过一次编程而编程，因此具有64KB数据块大小的数据可以被编程。即，存储芯片1290的超级块1295中的空闲页表示:可以通过把平面1297的第零页作为起始页而以64KB数据块大小来执行一次编程。[0159]如上所述，控制器130检查储存在缓冲器1200中的数据6、数据8、数据3和数据10的数据块大小。也就是说，控制器130检查出:数据6的数据块大小是64KB，数据8的数据块大小是32KB，数据3的数据块大小是16KB，数据10的数据块大小是8KB。[0160]另外，如上所述，为了将储存在缓冲器1200中的数据6、数据8、数据3和数据10编程并储存在存储器件150中，控制器130检查相应存储芯片1210、1230、1250、1270和1290中的超级块1215、1235、1255、1275和1295的空闲页。[0161]S卩，控制器130在存储芯片1210的超级块1215中检查出:可以通过将平面1217的第二页作为起始页而以64KB数据块大小来执行一次编程，以及在存储芯片1230的超级块1235中检查出:可以通过将平面1237的第一页作为起始页而以32KB数据块大小来执行多平面编程。此外，控制器130在存储芯片1250的超级块1255中检查出:可以通过将平面1259的第零页作为起始页而以16KB数据块大小来执行单平面编程，在存储芯片1270的超级块1275中检查出:可以通过将平面1279的第零页作为起始页而以16KB数据块大小来执行单平面编程，以及在存储芯片1290的超级块1295中检查出:可以通过将平面1297的第零页作为起始页而以64KB数据块大小来执行一次编程。[0162]在如上所述来检查相应存储芯片1210、1230、1250、1270和1290中的超级块1215、1235、1255、1275和1295的空闲页之后，控制器130确定能够通过一次编程来将具有64KB大小的数据6编程在存储芯片1210的超级块1215和存储芯片1290的超级块1295中。根据页地址的优先级，控制器130将数据6编程在存储芯片1210的超级块1215中。也就是说，控制器130通过一次编程来将具有64KB大小的数据6编程在存储芯片1210的超级块1215中的平面1217和1219的第二页和第三页中。[0163]在存储芯片1210的超级块1215和存储芯片1290的超级块1295未被检查为能够通过一次编程而用具有64KB大小的数据6来编程的超级块的情况下，控制器130将数据6一次编程在存储芯片的在执行数据6的一次编程之后产生最小数量的无效页的超级块中。例如，控制器130通过一次编程将具有64KB大小的数据6编程在存储芯片1230的超级块1235中的平面1237和1239的第二页和第三页中。[0164]在如上所述来检查相应存储芯片1210、1230、1250、1270和1290中的超级块1215、1235、1255、1275和1295的空闲页之后，控制器130确定能够通过多平面编程来将具有32KB大小的数据8编程在存储芯片1230的超级块1235中。控制器130将数据8编程在存储芯片1230的超级块1235中。也就是说，控制器130通过多平面编程来将具有32KB大小的数据8编程在存储芯片1230的超级块1235中的平面1237和1239的第一页中。[0165]在存储芯片1230的超级块1235未被检查为能够通过多平面编程而用具有32KB大小的数据8来编程的超级块的情况下，控制器130将数据8多平面编程在存储芯片的在执行数据8的多平面编程之后产生最小数量的无效页的超级块中。例如，控制器130根据页地址的优先级，通过多平面编程将具有32KB大小的数据8编程在存储芯片1250和1270之中的存储芯片1250的超级块1255中的平面1257和1259的第一页中。[0166]在如上所述来检查相应存储芯片1210、1230、1250、1270和1290中的超级块1215、1235、1255、1275和1295的空闲页之后，控制器130确定能够通过单平面编程来将具有16KB大小的数据3编程在存储芯片1250的超级块1255和存储芯片1270的超级块1275中。根据页地址的优先级，控制器130将数据3编程在存储芯片1250的超级块1255中。也就是说，控制器130通过单平面编程来将具有16KB大小的数据3编程在存储芯片1250的超级块1255中的平面1259的第零页中。[0167]在存储芯片1250的超级块1255和存储芯片1270的超级块1275未被检查为能够通过单平面编程而用具有16KB大小的数据3来编程的超级块的情况下，控制器130将数据3单平面编程在存储芯片的在执行数据3的单平面编程之后产生最小数量的无效页的超级块中。例如，控制器130通过单平面编程将具有16KB大小的数据3编程在存储芯片1290的超级块1295中的平面1297的第零页中。[0168]在如上所述来检查相应存储芯片1210、1230、1250、1270和1290中的超级块1215、1235、1255、1275和1295的空闲页之后，控制器130确定能够通过单平面编程来将具有8KB大小的数据10编程在存储芯片1250的超级块1255和存储芯片1270的超级块1275中。由于数据3被编程在存储芯片1250的超级块1255中，因此控制器130将数据10编程在存储芯片1270的超级块1275中。也就是说，控制器130通过单平面编程来将具有8KB大小的数据10编程在存储芯片1270的超级块1275中的平面1279的第零页中。由于具有16KB大小的数据可以被编程在存储芯片1270的超级块1275中的平面1279的第零页中，因此控制器130在将具有8KB大小的数据10编程在平面1279的第零页中之后，将虚设数据或空数据编程在具有8KB大小的其余页区中。[0169]在存储芯片1250的超级块1255和存储芯片1270的超级块1275未被检查为能够通过单平面编程而用具有8KB大小的数据10来编程的超级块的情况下，控制器130将数据10单平面编程在存储芯片的在执行数据10的单平面编程之后产生最小数量的无效页的超级块中。例如，控制器130通过单平面编程将具有8KB大小的数据10编程在存储芯片1290的超级块1295中的平面1297的第零页中。[0170]结果，在根据实施例的存储系统110中，检查与从主机102接收的写入命令对应的写入数据的大小以及包括在存储器件150中且具有存储块的存储芯片中的超级块(即，存储块的组)的空闲页。也就是说，检查写入数据的大小以及在存储芯片的相应超级块中的编程/写入起始页和可编程/可写入页的大小。写入数据被编程/写入在对应存储芯片的超级块中。写入数据可以通过一次编程、多平面编程或单平面编程被编程/写入在对应存储芯片的超级块中。在下文中，将参照图13来详细描述在根据实施例的存储系统中处理数据的操作。[0171]图13是示出在根据实施例的存储系统中处理数据的操作过程的示意性流程图。[0172]参照图13，在步骤1310处，存储系统检查从主机请求的写入数据的大小。换句话说，如果与从主机接收的写入命令对应的数据被储存在缓冲器/高速缓存器中，那么检查储存在缓冲器/高速缓存器中的数据的大小，即，数据块大小。[0173]在步骤1320处，为了将储存在缓冲器/高速缓存器中的数据编程和储存在存储器件中，在包括在存储器件150中且具有存储块的存储芯片中检测超级块(即，存储块的组)的空闲页。即，检查存储芯片的超级块中的编程/写入起始页和可编程/可写入页的大小。[0174]在步骤1330处，鉴于储存在缓冲器/高速缓存器中的数据的大小以及存储芯片的存储块中的编程/写入起始页和可编程/可写入页的大小，通过一次编程、多平面编程或单平面编程将储存在缓冲器/高速缓存器中的数据编程/写入在对应存储芯片的存储块中。[0175]由于以上参照图12详细描述了存储器件150中的数据处理，例如，具体地通过一次编程、多平面编程或单平面编程，将储存在缓冲器/高速缓存器中的数据编程/写入在包括在存储器件150中且具有多个存储块的存储芯片中的操作，因此这里将省略其详细描述。[0176]如从以上描述所明显的，根据实施例的存储系统及其操作方法可以使存储器件的效率最大化，并且可以快速且稳定地处理来自存储器件的数据。[0177]虽然已经出于说明性目的描述了各种实施例，但是对于本领域技术人员来说明显的是，在不脱离如所附权利要求限定的本发明的精神和范围的情况下，可以做出各种改变和变型。[0178]通过以上实施例可见，本申请可以提供以下技术方案。[0179]技术方案1.一种存储系统，包括:[0180]存储器件，包括多个存储芯片，每个存储芯片包括被分组为一个或更多个超级块的多个存储块，其中，每个存储块包括适用于储存从主机请求的写入数据的多个页；以及[0181]控制器，适用于检查写入数据的大小和超级块的空闲页，确定超级块之中的基于被查空闲页而与写入数据的被查大小对应的第一超级块，以及将写入数据编程在第一超级块的存储块中。[0182]技术方案2.根据技术方案I所述的存储系统，其中，控制器检查包括在存储芯片中的相应超级块中的编程起始页和可编程页来作为空闲页。[0183]技术方案3.根据技术方案2所述的存储系统，其中，当写入数据的大小是第一大小时，控制器通过一次编程将写入数据编程在第一超级块的存储块中的从编程起始页开始的可编程页中。[0184]技术方案4.根据技术方案3所述的存储系统，其中，第一大小大于第一超级块的存储块的相应页的总大小，以及可编程页包括第一超级块的每个存储块的一个或更多个页。[0185]技术方案5.根据技术方案2所述的存储系统，其中，当写入数据的大小是第二大小时，控制器通过多平面编程将写入数据编程在第一超级块的存储块中的从编程起始页开始的可编程页中。[0186]技术方案6.根据技术方案5所述的存储系统，其中，第二大小大于第一超级块的存储块的一个页的大小，以及可编程页包括第一超级块的两个或更多个存储块的页。[0187]技术方案7.根据技术方案2所述的存储系统，其中，当写入数据的大小是第三大小时，控制器通过单平面编程将写入数据编程在第一超级块的存储块中的从编程起始页开始的可编程页中。[0188]技术方案8.根据技术方案7所述的存储系统，其中，第三大小等于第一超级块的存储块的一个页的大小，以及可编程页包括第一超级块的一个存储块的页。[0189]技术方案9.根据技术方案7所述的存储系统，[0190]其中，第三大小小于第一超级块的存储块的一个页的大小，以及[0191]其中，控制器在编程写入数据之后，将虚设数据或空数据编程在可编程页的其余页区中。[0192]技术方案10.根据技术方案I所述的存储系统，其中，当两个或更多个超级块被检查为超级块之中的第一超级块时，控制器基于页地址的优先级来将所述两个或更多个超级块中的一个超级块确定为第一超级块。[0193]技术方案11.根据技术方案I所述的存储系统，其中，当两个或更多个超级块被检查为超级块之中的第一超级块时，控制器基于编程性能来将所述两个或更多个超级块中的一个超级块确定为第一超级块。[0194]技术方案12.—种操作存储系统的方法，包括:[0195]检查与从主机接收的写入命令对应的写入数据的大小，以及检查多个超级块的空闲页，其中，存储器件的多个存储块被分组为超级块并且每个存储块包括多个页；[0196]确定超级块之中的基于被查空闲页而与写入数据的被查大小对应的第一超级块；以及[0197]将写入数据编程在第一超级块的存储块中。[0198]技术方案13.根据技术方案12所述的方法，其中，检查空闲页的步骤包括:[0199]检查相应超级块中的编程起始页和可编程页。[0200]技术方案14.根据技术方案13所述的方法，其中，当写入数据的大小是第一大小时，编程写入数据的步骤包括:[0201]通过一次编程将写入数据编程在第一超级块的存储块的可编程页中，[0202]其中，编程写入数据的步骤从第一超级块的存储块中的编程起始页开始。[0203]技术方案15.根据技术方案14所述的方法，其中，第一大小大于第一超级块的存储块的相应页的总大小，以及可编程页包括第一超级块的每个存储块的一个或更多个页。[0204]技术方案16.根据技术方案13所述的方法，其中，当写入数据的大小是第二大小时，编程写入数据的步骤包括:[0205]通过多平面编程将写入数据编程在第一超级块的存储块中的可编程页中，[0206]其中，编程写入数据的步骤从第一超级块的存储块中的编程起始页开始。[0207]技术方案17.根据技术方案16所述的方法，其中，第二大小大于第一超级块的存储块的一个页的大小，以及可编程页包括第一超级块的两个或更多个存储块的页。[0208]技术方案18.根据技术方案13所述的方法，其中，当写入数据的大小是第三大小时，编程写入数据的步骤包括:[0209]通过单平面编程将写入数据编程在第一超级块的存储块中的可编程页中，[0210]其中，编程写入数据的步骤从第一超级块的存储块中的编程起始页开始。[0211]技术方案19.根据技术方案18所述的方法，其中，第三大小等于第一超级块的存储块的一个页的大小，以及可编程页包括第一超级块的一个存储块的页。[0212]技术方案20.根据技术方案18所述的方法，[0213]其中，第三大小小于第一超级块的存储块的一个页的大小，以及[0214]其中，编程写入数据的步骤还包括:[0215]将虚设数据或空数据编程在可编程页的其余页区中。【主权项】1.一种存储系统，包括:存储器件，包括多个存储芯片，每个存储芯片包括被分组为一个或更多个超级块的多个存储块，其中，每个存储块包括适用于储存从主机请求的写入数据的多个页；以及控制器，适用于检查写入数据的大小和超级块的空闲页，确定超级块之中的基于被查空闲页而与写入数据的被查大小对应的第一超级块，以及将写入数据编程在第一超级块的存储块中。2.根据权利要求1所述的存储系统，其中，控制器检查包括在存储芯片中的相应超级块中的编程起始页和可编程页来作为空闲页。3.根据权利要求2所述的存储系统，其中，当写入数据的大小是第一大小时，控制器通过一次编程将写入数据编程在第一超级块的存储块中的从编程起始页开始的可编程页中。4.根据权利要求3所述的存储系统，其中，第一大小大于第一超级块的存储块的相应页的总大小，以及可编程页包括第一超级块的每个存储块的一个或更多个页。5.根据权利要求2所述的存储系统，其中，当写入数据的大小是第二大小时，控制器通过多平面编程将写入数据编程在第一超级块的存储块中的从编程起始页开始的可编程页中。6.根据权利要求5所述的存储系统，其中，第二大小大于第一超级块的存储块的一个页的大小，以及可编程页包括第一超级块的两个或更多个存储块的页。7.根据权利要求2所述的存储系统，其中，当写入数据的大小是第三大小时，控制器通过单平面编程将写入数据编程在第一超级块的存储块中的从编程起始页开始的可编程页中。8.根据权利要求7所述的存储系统，其中，第三大小等于第一超级块的存储块的一个页的大小，以及可编程页包括第一超级块的一个存储块的页。9.根据权利要求7所述的存储系统，其中，第三大小小于第一超级块的存储块的一个页的大小，以及其中，控制器在编程写入数据之后，将虚设数据或空数据编程在可编程页的其余页区中。10.一种操作存储系统的方法，包括:检查与从主机接收的写入命令对应的写入数据的大小，以及检查多个超级块的空闲页，其中，存储器件的多个存储块被分组为超级块并且每个存储块包括多个页；确定超级块之中的基于被查空闲页而与写入数据的被查大小对应的第一超级块；以及将写入数据编程在第一超级块的存储块中。【文档编号】G11C16/10GK105989885SQ201510728214【公开日】2016年10月5日【申请日】2015年10月30日【发明人】宋旻梧【申请人】爱思开海力士有限公司