三维半导体结构及其制造方法

三维半导体结构及其制造方法
【专利摘要】本发明公开了一种半导体结构及其制造方法，该结构包括一衬底上的多个叠层带及所述多个叠层带上的多个导电线。所述多个叠层带及所述多个导电线彼此正交地配置且一导电衬垫形成于其之间。一第一空隙填充两个邻近叠层带之间的空间且位于所述导电线之下，其中所述导电线定位于所述两个邻近叠层带的上；而一第二空隙位于两个邻近导电线之间。所述导电衬垫的材料不同于所述多个导电线的材料。所述两个邻近叠层带之间的距离在200nm以下，且所述叠层带的高宽比至少为1。
【专利说明】三维半导体结构及其制造方法

【技术领域】
[0001] 本发明是关于半导体结构，特别是关于3维（3D)半导体结构及其制造方法。

【背景技术】
[0002] 由于对半导体产业中的高密度存储器（例如，浮动栅极存储器、电荷捕捉存储 器、非易失性存储器及嵌入式存储器）的强烈需求，存储器单元的架构已自平面结构转变 为3维结构，3维结构有助于增加有限芯片面积内的储存容量。交叉点阵列（cross-point arrays)为包括多个字线、多个位线及包夹于字线与位线之间的存储层的3D存储器结构的 一形式。
[0003] 在元件尺寸不断下降的趋势下，不仅位线（及字线）自身的尺寸收缩，其之间的距 离亦收缩。就交叉点阵列而言，通过在交叉点的占据面积中产生多个存储单元，位线的高宽 比不断地增加为了追求较高的储存密度。关于形成较大高宽比的结构在工艺中产生的问题 亦发生于字线，此为3D存储器的叠层结构使然。条状图案（位线或字线）界定程序如非等 向性蚀刻会因为较大高宽比及位线（字线）之间的狭窄空间而面临较严竣的考验。上述图 案界定程序若有瑕疵会造成桥接效应（bridging effect)而导致存储器装置无法操作。
[0004] 在已知交叉点3D存储器结构中，当字线之间的空间减小时，字线与字线间的耦合 效应（word-line to word-line coupling)变成严重问题。字线f禹合可归因于较长的字线 及字线间较窄的间隔，且当然，已知3D存储器结构在邻近字线之间形成高重叠面积，会因 此增加耦合电容。
[0005] 因此，3D存储器结构需要有效地克服桥接及耦合效应的发生。然而，若制造程序简 单且成本受控制，该结构将具有更大的需求。


【发明内容】

[0006] 本发明的目标为提供3维（3D)半导体存储器结构及其制造方法。
[0007] 一实施例示范一半导体结构，其包括：一衬底；多个叠层带，其彼此平行地配置， 且定位于该衬底上；及多个导电线，其彼此平行地配置，且正交地定位于这些叠层带上。因 为并非该导电线的所有底表面均与该叠层带保形（conformal)，所以一第一空隙填充两个 邻近叠层带之间的空间且在该导电线下面，该导电线定位于该两个邻近叠层带之上；而一 第二空隙在两个邻近导电线之间。两个邻近叠层带之间的距离在200nm以下，且叠层带的 高宽比至少为1。
[0008] 上述半导体结构可由至少两种方法制造。本发明的一实例为在一衬底上形成多个 叠层带，且接着通过一保形沉积形成符合这些叠层带的形貌的一导电衬垫。沉积且通过这 些下方叠层带支撑一非保形导电薄膜层，继之以界定这些导电线的图案的一非保形导电薄 膜层蚀刻步骤。
[0009] 本发明的另一实例为在一衬底上形成多个叠层带，且通过一保形沉积形成符合这 些叠层带的形貌的一导电衬垫。一平面化程序接续着以可灰化材料填平至该叠层带的顶表 面，且接着回蚀刻该可灰化材料以暴露该保形导电衬垫。多个导电线彼此平行地形成于该 可灰化材料层上且与该经暴露的导电衬垫接触。在此实例中，在形成这些导电线之后移除 该可灰化材料层。
[0010] 如本文中所使用，「或」为包括性「或」运算子且等效于「及/或」，除非上下文另外 清晰地指示。另外，遍及本说明书，「一」及「该」的意义包括多个参考物。「耦合」表示元件 可直接连接或可经由一或多个中间物连接。
[0011] 上文已相当广泛地概述本发明的技术特征及优点，以使下文的本发明详细描述得 以获得较佳了解。构成本发明的权利要求的其它技术特征及优点将描述于下文。本发明 所述【技术领域】中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例 可作为修改或设计其它结构或制作工艺而实现与本发明相同的目的。本发明所述【技术领域】 中具有通常知识者亦应了解，这类等效建构无法脱离权利要求所界定的本发明的精神和范 围。

【专利附图】

【附图说明】
[0012] 图1为本发明一实施例的3维（3D)半导体存储器结构的透视图；
[0013] 图2至图7为本发明一实施例的3维（3D)半导体存储器结构的制造方法的步骤 的俯视图及对应横截面图；及
[0014] 图8至图15为本发明一实施例的3维（3D)半导体存储器结构的另一制造方法的 步骤的俯视图及对应横截面图。
[0015] 【主要元件符号说明】
[0016] 10 3D存储器结构
[0017] 11 衬底
[0018] 12A叠层带
[0019] 12B叠层带
[0020] 1M导电线
[0021] 13B导电线
[0022] 14 存储层
[0023] 15 导电衬垫
[0024] 16 绝缘层/层间介电质（ILD)
[0025] 21 衬底
[0026] 22 叠层带
[0027] 34 导电衬垫
[0028] 35 存储层
[0029] 42 叠层带
[0030] 43 导电薄膜
[0031] 46 侧壁
[0032] 53 导电薄膜
[0033] 54 导电衬垫
[0034] 57 光刻胶
[0035] 63 导电薄膜
[0036] 64 导电衬垫
[0037] 65 存储层
[0038] 67 光刻胶图案
[0039] 72 叠层带
[0040] 73 导电线
[0041] 76 第一空隙
[0042] 77 绝缘层
[0043] 78 第二空隙
[0044] 84 导电衬垫
[0045] 86 可灰化材料
[0046] 87 存储层
[0047] 94 导电衬垫
[0048] 96 TOPAZ
[0049] 103导电薄膜
[0050] 104导电衬垫
[0051] 106 TOPAZ
[0052] 113导电薄膜
[0053] 115光刻胶
[0054] 121导电带
[0055] 122绝缘带
[0056] 123导电带
[0057] 123'导电线
[0058] 124绝缘带
[0059] 124'导电衬垫
[0060] 125光刻胶
[0061] 126 TOPAZ
[0062] 133导电线
[0063] 134导电衬垫
[0064] 135光刻胶
[0065] 136 TOPAZ
[0066] 137存储层
[0067] 142A 叠层带
[0068] 142B 叠层带
[0069] 143导电线
[0070] 151 第一空隙
[0071] 152叠层带
[0072] 153导电线
[0073] 156 第二空隙
[0074] 158绝缘层
[0075] 159 侧壁
[0076] D 距离
[0077] Η 高度
[0078] W 宽度

【具体实施方式】
[0079] 将根据所附图式描述本发明。
[0080] 图1说明根据本发明的一实施例的3D存储器结构10的一部分。两个叠层带（12Α、 12Β)包含导电带（121U23)以及绝缘带（122U24)沿着X轴彼此平行地定位于衬底11上。 两个导电线（13AU3B)沿着y轴彼此平行且定位于两个叠层带上。在本实施例中，叠层带 的定向（X轴）相对于导电线的定向（y轴）为正交。然而，本发明的范畴不限于此配置且 任何夹角皆可涵盖于本发明的范畴内。在本实施例中，两个叠层带（12A、12B)之间的距离 D为150nm，而叠层带的高宽比（亦即，高度Η与宽度W)为10。然而，200nm以下的任何距 离D及1以上的任何高宽比（H/W)皆可应用于存储器结构10。
[0081] 至少两个空隙存在于存储器结构10中。空隙中之一者填充两个叠层带（12A、12B) 之间的空间且在导电线13A下面。换言之，导电线13A在结构上由下方叠层带（12A、12B) 支撑。另一空隙在两个导电线（13A、13B)之间且在绝缘层16下面。在一实施例中，叠层带 (12A、12B)可为位线且导电线（13A、13B)可为字线。至少两个空隙的存在分离了邻近导电 线及邻近叠层带。在一实施例中，两个空隙形成一连通结构。
[0082] 为了简明起见，以下描述集中于一叠层带或一导电线，且所描述材料及结构组态 可适用于存储器结构中的所有叠层带/导电线。本实施例中的叠层带12A由两种不同材料 交替配置的多个绝缘带/导电带121至124组成。举例而言，绝缘带122及124可为绝缘 材料，诸如二氧化硅、其它氧化硅或氮化硅；而导电带121及123可为导电材料，诸如不具掺 杂、或具有η型或p型掺杂的多晶硅或单晶硅。绝缘带122及124为由低压化学气相沉积 LPCVD (并非以限制性方式叙述）制备的氧化硅。绝缘带/导电带的数目不限于本发明的说 明，且一对绝缘带-导电带的组合即可实施本发明存储器结构的功能。以下描述中的图不 显示叠层带的细部结构，但是根据上述描述的叠层带结构可适用于以下描述中。
[0083] 存储层14经形成以与叠层带12Α的表面保形。存储层14的材料为经由能隙设计 的复合隧穿介电质层，其包括一二氧化硅层、一氮化硅层及一二氧化硅层。每一氧化物或氮 化物层的厚度在纳米等级内，且其它实施例可将五个交替的薄介电质层（亦即，氧化硅、氮 化硅、氧化硅、氮化硅、氧化硅）作为存储层14。在一实施例中，LPCVD用以形成氮化物或氧 化物薄介电质层。
[0084] lnm至5nm的导电衬垫15经形成以与先前沉积的存储层14的表面保形。存储层 14夹置于导电衬垫15与叠层带12A之间。导电衬垫15经沉积以提供叠层带12A光滑界面 且在叠层带12A与导电线（13A、13B)之间形成电耦合。导电衬垫15的保形性可避免在导 电衬垫15与覆盖不足的叠层带12A之间存在任何空隙。导电衬垫15的材料可选自TiN、 TaN、p 型或 η 型多晶硅、TANOS (TaN/WN/N、A1203、SiN、Si02、Si)、WN、W，或其组合，其可利用 的技术包含CVD程序。在较佳实施例中，导电衬垫15与导电线13A在蚀刻速率方面不同。 举例而言，其可为相对于特定蚀刻程序具有相异蚀刻速率的不同材料。
[0085] 导电线（13A、13B)定位于叠层带（12A、12B)上，且电连接形成于导电线（13A、13B) 的底表面与叠层带（12A、12B)的导电衬垫15之间。导电线可由诸如硅化钨、铝或TiN/TaN 的导电材料制成。绝缘层或层间介电质（ILD) 16定位于导电在线，且以非保形方式沉积以 形成连续薄膜。根据应用于该存储器结构10的一种制造程序，该程序可使叠层带的一部分 侧壁具有微量的组成导电线的材料，且该部分可为叠层带被导电线遮蔽的区段。更特定而 言，叠层带的侧壁上的这些导电线材料的最厚部分至多为导电线的厚度的十分之一。其它 制造程序可能不使导电线材料在叠层带的该特定部分上。另一制造程序可使叠层带的一部 分的侧壁具有绝缘层或ILD材料，且该部分包含叠层带未被导电线遮蔽的区段。
[0086] 图2至图7为根据本发明的一实施例的3维（3D)半导体存储器结构的制造方法的 步骤的俯视图及对应横截面图。如图2中所展示，20A为制造中的存储器结构的俯视图，且 20B为沿着20A的虚线AA的横截面。在衬底21上彼此平行地形成多个叠层带22。先前段 落中已描述了叠层带内部的叠层结构，因此本段将不叙述该叠层结构的详细制造程序。在 图3中，30A为一制造程序中的存储器结构的俯视图，且30B为沿着30A的虚线AA的横截面。 30B显示存储层35的毯覆式沉积，接续以导电衬垫34的另一毯覆式沉积。两个毯覆式沉积 与叠层带的表面形貌保形，叠层带的图案具有至少为1的高宽比（H/W)，且两个邻近带之间 的距离D较佳为150nm。在一实施例中，沉积程序可由LPCVD实施，其中存储层35的沉积 可包括薄介电质层的多次沉积，诸如0N0结构（亦即，氧化娃（1. 5nm)-氮化娃（3. Onm)-氧 化硅（3. 5nm))或0Ν0Ν0结构。导电衬垫34的材料可选自TiN、TaN、p型或η型多晶硅、 TANOS (TaN/WN/N、A1203、SiN、Si02、Si)、WN、W，或其组合。30Α展示导电衬垫34毯覆式沉积 的俯视图。
[0087] 如图4中所展示，40A为制造中的存储器结构的俯视图，40B为沿着40A的虚线AA 的横截面，且40C展示在化学机械抛光（CMP)程序之后的40B的结构。在本步骤中，执行第 一非保形沉积。经由非保形薄膜的沉积而形成连续导电薄膜层。举例而言，硅化钨可使用 CVD沉积，而铝、TiN/TaN可使用PVD形成。尽管PVD经常被用为生产非保形薄膜的工具，但 在本发明中，导电线材料层并不一定必需使用PVD形成。诸如硅化钨的CVD沉积导电材料 亦可达成所要非保形薄膜。亦可交互利用PVD及CVD的工艺。如图40B中所展示，非保形 沉积通过在叠层带42上形成导电薄膜43开始，由于导电薄膜的不良保形性，薄膜在叠层带 42顶上平面凸出且侧向地生长以与累积于邻近叠层带42上的薄膜遇合。薄膜43的遇合形 成连续导电薄膜且确保叠层带42上的连续电通道。然而，微量的导电线材料有可能会沉积 于叠层带42的侧壁46上。在一实施例中，沉积于叠层带42的侧壁46上的导电线材料的 最厚部分最多为叠层带上的导电薄膜43的厚度的十分之一。因此，第一空隙因为导电薄膜 43的非保形沉积而形成。该第一空隙在两个邻近叠层带42之间且在导电薄膜43层之下。 在40C中，遇合的导电薄膜43通过CMP程序磨平以具有较均匀厚度及平坦表面。
[0088] 如图5所示，50A为制造中的存储器结构的俯视图，50B为沿着50A的虚线AA的 横截面，且50C为沿着50A的虚线BB的横截面。在导电薄膜53上形成光刻胶57的图案， 继之以第一非等向性蚀刻，较佳为反应性离子蚀刻（RIE)，移除导电薄膜53的未由光刻胶 保护的区域且蚀刻停止于导电衬垫54处。换言之，对于用于RIE程序中使用的第一蚀刻剂 而言，导电薄膜53与导电衬垫54之间的蚀刻选择比要足够高（例如，超过10)。在一实施 例中，导电薄膜53的材料为钨（W)，且导电衬垫的材料为TiN。在另一实施例中，导电薄膜 53的材料为A1，且导电衬垫的材料为TiN。50A展示导电衬垫54暴露于无光刻胶保护的区 域中。维持导电线材料与导电衬垫材料之间的高蚀刻选择比将确保过度蚀刻（over-etch) 过程不损坏叠层带。因为典型3D存储器结构中的叠层带（或字线）较高的高宽比（超过 10)，为了移除沟道中的残余物，采用过度蚀刻是常见的手段。
[0089] 如图6中所展示，60A为制造中的存储器结构的俯视图，60B为沿着60A的虚线AA 的横截面，且60C为沿着60A的虚线BB的横截面。在此步骤中，执行第二非等向性蚀刻以 移除未由光刻胶图案67遮蔽的导电衬垫64。因为用作导电衬垫64及用作导电薄膜63的 材料的选择是基于其相对于特定蚀刻过程的各别蚀刻选择比，所以为了移除导电衬垫64， 用于RIE程序中的第二蚀刻剂应具有与用于第一非等向性蚀刻中的第一蚀刻剂不同的化 学品。维持导电线材料与导电衬垫材料之间的高蚀刻选择比将确保第二非等向性蚀刻不损 坏导电线。60A展示存储层65暴露于无光刻胶保护的区域中。若蚀刻选择比不足够高，则 导电线的侧壁可能受第二蚀刻剂攻击而形成较窄的导电线。较窄的导电线的片电阻（sheet resistance)将增加。因此，在本处理步骤中将蚀刻选择比保持为高系为较佳。
[0090] 如图7中所展示，70A为制造中的存储器结构的俯视图，70B为沿着70A的虚线AA 的横截面，70C为沿着70A的虚线BB的横截面，且70D为沿着70A的虚线CC的横截面。虚 线AA切于导电线73上；虚线BB与虚线AA平行，但不切于导电线73上；虚线CC与虚线AA 及BB垂直，但不切于叠层带72上。在用以界定导电线的光刻胶移除之后，执行第二非保形 沉积以沉积绝缘层77 (诸如IDL)。第二非保形沉积可利用本领域中可用的氧化物沉积技 术。然而，如70C所示，微量的绝缘材料有机会沉积于叠层带72的一部分的侧壁上，该部分 为不由导电线遮蔽的区段。
[0091] 如70D所示，在两个邻近叠层带72之间且在导电线73的遮蔽区下面的第一空隙 76于导电线形成时得以界定，而在两个邻近导电线73之间的第二空隙78接着在本非保形 氧化物沉积步骤完成时得以界定。
[0092] 图8至图15为根据本发明的一实施例的3维（3D)半导体存储器结构的另一制造 方法的步骤的俯视图及对应横截面图。形成多个平行叠层带及在这些带上形成保形导电衬 垫层的步骤可与在先前制造方法（请参看图2及图3)中描述的步骤相同或类似，且图8中 说明后续步骤。如图8中所展示，80A为制造中的存储器结构的俯视图，且80B为沿着80A 的虚线AA的横截面。根据本制造方法，两个邻近叠层带之间的距离D可低于200nm。使用 可灰化（ashable)材料86执行平面化程序以填平包覆有存储层87及导电衬垫84的叠层 带。可因应不同可灰化材料而使用具有适当旋转速率的旋涂技术，以适当地填充叠层带之 间的沟道。可灰化材料包含有机介电质材料（0DL)、T0PAZ、SHB、以及BARC等可通过氧等离 子体灰化的材料。在一实施例中，TOPAZ用作可灰化材料，因为TOPAZ可承受其后导电线沉 积步骤使用的沉积温度，而不产生明显降级（degradation)。在一实施例之中，TOPAZ不产 生明显降级的温度可为摄氏500度。
[0093] 图9的90A为制造中的存储器结构的俯视图，且90B为沿着90A的虚线AA的横截 面。本步骤回蚀刻（etch back)此结构中的T0PAZ96以暴露导电衬垫94的一部分，特定而 言该暴露的部分为位于叠层带上的部分。可利用毯覆式蚀刻(例如，等向性氧等离子体蚀 亥IJ)以执行此回蚀刻步骤。图10的100A为制造中的存储器结构的俯视图，且100B为沿着 100A的虚线AA的横截面。导电薄膜103沉积于T0PAZ106及暴露的导电衬垫104上，其中 导电薄膜103可为p+或n+多晶硅、铝、钨或其组合。在一实施例中，上述材料选择的沉积温 度在摄氏400度以下，且所选用的TOPAZ在导电薄膜103沉积期间并不会有明显降级。另 一方面，该导电薄膜103沉积程序无任何氧或氧的衍生物产生，因为氧或氧的衍生物易与 TOPAZ反应并损坏0DL的结构完整性。导电薄膜103的厚度可大于经暴露的导电衬垫104 的厚度。
[0094] 如图11中所展示，110A为制造中的存储器结构的俯视图，110B为沿着110A的虚 线AA的横截面，且110C为沿着110A的虚线BB的横截面。此步骤在导电薄膜113上形成 光刻胶图案115并在如图12所示的非等向性蚀刻之后界定导电线123。如图12中所展示， 120A为制造中的存储器结构的俯视图，120B为沿着120A的虚线AA的横截面，且120C为沿 着120A的虚线BB的横截面。非等向性蚀刻(例如，RIE)利用第三蚀刻剂以移除导电薄膜 113没有被光刻胶图案115保护的部分，且如120C所示，RIE之后会暴露该没有被光刻胶图 案125保护的部分的下方导电衬垫124'。导电线123'于此步骤中得以界定并正交地形 成于叠层带上，从而接触经暴露的导电衬垫124'。
[0095] 如图13所示，后续非等向性蚀刻进一步移除图12中暴露的导电衬垫124'及暴 露的T0PAZ126。如图13所示，130A为制造中的存储器结构的俯视图，130B为沿着130A的 虚线AA的横截面，且130C为沿着130A的虚线BB的横截面。非等向性蚀刻（诸如RIE)利 用第四蚀刻剂以移除经暴露的T0PAZ136以及经暴露的导电衬垫134,且在存储层137处停 止。因为两个邻近叠层带之间的深沟道构形，导电线133与0DL136/导电衬垫134之间相 对于第四蚀刻剂应有高蚀刻选择比(例如，5 : 1)，因为深沟道构形的结构多数需要过度蚀 亥IJ。若第四蚀刻剂的该蚀刻选择比超过10 : 1，则可减低过度蚀刻期间的导电线133可能 产生的侧向降级。在一实施例中，用于本制造方法中的第三蚀刻剂及第四蚀刻剂不同。
[0096] 在图14中，140A为制造中的存储器结构的俯视图，140B为沿着140A的虚线AA的 横截面，且140C为沿着140A的虚线BB的横截面。如图13所示，通过剥离/灰化程序移除 光刻胶135及T0PAZ136。等向性氧等离子体蚀刻可用以剥离导电线143下面的TOPAZ。接 着形成定位于两个邻近叠层带（142AU42B)之间且在导电线143的遮蔽区下面的第一空 隙。被导电线143遮蔽的导电衬垫144在此剥离/灰化程序中会被保留。残留物清洁程序 可选择性地实施以确保完全移除可灰化材料层。
[0097] 在图15中，150A为制造中的存储器结构的俯视图，150B为沿着150A的虚线AA的 横截面，150C为沿着150A的虚线BB的横截面，且150D为沿着150A的虚线CC的横截面。 虚线AA切于导电线153上；虚线BB与虚线AA平行，但不切于导电线153上；虚线CC与虚 线AA及BB垂直，但不切于叠层带152上。绝缘层158 (例如，层间介电质）随后以非保形 方式沉积于导电线153上。150C展示完成非保形氧化物沉积程序之后的两个邻近导电线 153之间的第二空隙156。沉积程序可为PVD、CVD或其组合。然而，如150C所示，微量的绝 缘材料有机会沉积于叠层带152的一部分的侧壁159上，该部分可为不被导电线153遮蔽 的区段。
[0098] 如150D所示，在两个邻近叠层带152之间且在导电线153的遮蔽区下面的第一空 隙151于导电线形成时得以界定，而在两个邻近导电线153之间的第二空隙156接着在本 非保形氧化物沉积步骤完成时得以界定。
[0099] 本发明的技术内容及技术特点已揭示如上，然而本发明所属【技术领域】中具有通常 知识者应了解，在不背离权利要求所界定的本发明精神和范围内，本发明的教示及揭示可 作种种的替换及修饰。例如，上文揭示的许多制作工艺可以不同的方法实施或以其它制作 工艺予以取代，或者采用上述二种方式的组合。
[〇1〇〇] 此外，本案的权利范围并不局限于上文揭示的特定实施例的制作工艺、机台、制 造、物质的成份、装置、方法或步骤。本发明所属【技术领域】中具有通常知识者应了解，基于本 发明教示及揭示制作工艺、机台、制造、物质的成份、装置、方法或步骤，无论现在已存在或 日后开发者，其与本案实施例揭示者为以实质相同的方式执行实质相同的功能，而达到实 质相同的结果，亦可使用于本发明。因此，以下的权利要求用以涵盖用以此类制作工艺、机 台、制造、物质的成份、装置、方法或步骤。
【权利要求】
1. 一种半导体结构，其包含： 一衬底； 所述衬底上的多个叠层带，其彼此平行地配置；及 所述叠层带上的多个导电线，其彼此平行地配置，且所述导电线的配置方向相对于所 述下方叠层带的配置方向具有一夹角； 其中一第一空隙位于两个邻近叠层带之间以及所述至少一导电线之下，所述至少一导 电线定位于所述两个邻近叠层带上，且所述两个邻近叠层带之间的距离在200nm以下，且 所述叠层带的高宽比至少为1。
2. 根据权利要求1所述的半导体结构，其进一步包含与所述叠层带保形的一导电衬 垫，其中所述导电衬垫与所述导电线由不同材料构成。
3. 根据权利要求2所述的半导体结构，进一步包含一存储层夹置于所述导电衬垫与所 述叠层带之间，其中所述存储层为ΟΝΟ或ONONO结构。
4. 根据权利要求1所述的半导体结构，其中所述叠层带的一部分的侧壁包含少量的构 成所述导电线的材料，且所述部分包含所述叠层带被所述导电线遮蔽的区。
5. 根据权利要求1所述的半导体结构，其进一步包含定位于两个邻近导电线之间的一 第二空隙。
6. 根据权利要求5所述的半导体结构，其中所述第一空隙及所述第二空隙形成一连通 结构。
7. -种用于制造一半导体结构的方法，其包含： 在一衬底上形成彼此平行地配置的多个叠层带； 通过实行一保形沉积而形成符合所述多个叠层带的形貌的一导电衬垫；及 通过实行一第一非保形沉积而形成彼此平行地配置且正交地定位于所述多个叠层带 上的多个导电线。
8. 根据权利要求7所述的方法，其进一步包含通过一第二非保形沉积在所述导电在线 形成一绝缘层的一步骤。
9. 根据权利要求7所述的方法，其进一步包含在所述多个叠层带与所述导电衬垫之间 形成一存储层的一步骤。
10. 根据权利要求7所述的方法，其中两个邻近叠层带之间的距离在200nm以下且所述 叠层带的高宽比至少为1。
11. 一种用于制造一半导体结构的方法，其包含： 在一衬底上形成彼此平行地配置的多个叠层带； 通过实行一保形沉积而形成符合所述多个叠层带的形貌的一衬垫； 通过一可灰化材料层平面化所述多个叠层带； 通过回蚀刻所述可灰化材料层而暴露所述导电衬垫的一部分；及 形成彼此平行地配置且正交地定位于所述叠层带上的多个导电线，且所述导电线接触 所述暴露的导电衬垫。
12. 根据权利要求11所述的方法，其进一步包含在所述多个叠层带与所述导电衬垫之 间形成一存储层的一步骤。
13. 根据权利要求11所述的方法，其中两个邻近叠层带之间的距离在300nm以下。
【文档编号】H01L27/10GK104112745SQ201310138257
【公开日】2014年10月22日 申请日期:2013年4月19日 优先权日:2013年4月19日
【发明者】赖二琨 申请人:旺宏电子股份有限公司