专利名称：分布式环路部件的制作方法
技术领域：
本发明涉及集成电路芯片，并且更具体地，涉及其中诸如延迟锁定环路(delayed lockedloop)的环路部件(loop component)被分布在多于一个芯片之中的芯片。
背景技术：
可控制延迟线通常通过相位检测器和某种延迟控制器被控制，所述相位检测器被用来对照某种参考比较延迟线的输出相位，所述延迟控制器用于处理所述相位检测器的输出并且相应地调整可控制延迟线的延迟。
传统可控制延迟线通过一些内部的、管芯(die)上的机构(数字的或模拟的)被控制，所述机构使用可能消耗相对大量的面积或功率的控制和信号处理块。在其中面积和功率受到严格约束的器件(例如DRAM(动态随机访问存储器))中，这可能尤其成为问题。
图1图示包括延迟锁定环路(DLL)6的现有技术芯片2。DLL 6包括可控制延迟线8、相位检测器10和延迟控制器12。可控制延迟线8向来自接收器4的输入信号(诸如时钟输入信号)提供可控制延迟，以提供相对输入信号具有特定相位关系的输出信号(诸如时钟输出信号)。相位检测器10接收输入和输出信号，并且向延迟控制器12提供相位差指示信号(有时被称为误差信号)，所述相位差指示信号指示输入和输出信号之间的相位延迟。响应于该相位差指示信号，延迟控制器14提供延迟控制信号给可控制延迟线8，以控制输入信号的延迟。
在一些现有技术系统中，模拟环路滤波器的电容器一直作为片外分立的部件被放置到电路板上。例如，如果延迟控制器12包括模拟环路滤波器，则所述环路滤波器的电容器可以作为片外分立的部件被放置到支持芯片2的电路板上。
时钟输入信号和时钟输出信号之间期望的相位差可以是零度，或者一些诸如90或180度的其他量。可以存在延迟线8的各个抽头(tap off)，所述各个抽头提供与输入信号有不同相位关系的信号。
存在着实现DLL的许多方式。例如，在一些DLL中，相位检测器10仅检测输出信号的相位是超前于还是滞后于输入信号的相位，并且响应于此，提供二进制信号给延迟控制器12。注意超前多于半个周期与滞后是相同的，并且滞后多于半个周期与超前是相同的。在其他DLL中，相位检测器10检测输出信号之间的相位差量，并且提供与相位差有关的(例如，成比例的)信号给延迟控制器12。存在各种其他细节。可控制延迟线和延迟控制器可以是数字的或模拟的。可以使用电荷泵、低通滤波器、数字信号处理器(DSP)、DSP滤波器和有限状态机(FSM)。
附图简要说明从下面给出的详细描述和本发明实施方案的附图中将更完整地理解本发明，但是，所述描述和附图不应被认为是将本发明限制到所描述的具体实施方案，而仅仅是为了解释和理解。
图1是现有技术芯片的示意性框图表示，在所述现有技术芯片中延迟锁定环路被包含在单个芯片中。
图2-10各自是根据本发明的一些实施方案的系统的示意性框图表示，在所述系统中延迟锁定环路被分布在多于一个芯片之中。
详细描述图2包括除了延迟控制器在另一芯片中以外与图1的现有技术DLL类似的DLL。参照图2，芯片30包括可控制延迟线16，所述可控制延迟线16延迟从接收器14接收到的时钟输入信号，以提供时钟输出信号。时钟输入信号和时钟输出信号的相位由相位检测器20进行比较。来自相位检测器20的相位差指示信号(有时被称为误差信号)被传递通过驱动器26和接收器34到芯片32中的延迟控制器38。来自延迟控制器38的延迟控制信号被传递通过驱动器42、芯片接口40和接收器28到可控制延迟线16。芯片接口40的细节依赖于使用的特定技术而不同。在一些实施方案中，芯片接口40包括结合焊盘(bondpad)。
接收器14、可控制接收器14、延迟线16、相位检测器20和延迟控制器38可以分别与现有技术的接收器4、可控制延迟线8、相位检测器10和延迟控制器12相同或者不同。本发明打算覆盖这些部件的各种实现。
在不同的实施方案中，来自相位检测器20的相位差指示信号的性质(nature)是不同的。在一些实施方案中，它仅仅指示输出信号的相位是超前于还是滞后于输入信号的相位。在其他实施方案中，相位指示信号指示差量。在再其他实施方案中，它可以包括额外的信息。如果所述信息具有不止一位，则相位差指示信号和诸如延迟控制信号的其他信号可以是串行或并行信号。因此，驱动器26和接收器34之间以及驱动器42和接收器28之间的互连各自可以是一个或更多个导体。如在其他实施方案中示出的，可以存在以顺序方式双向或者同时双向的单个导体。驱动器26和42以及接收器14、28和34是可选的。
在图2中，没有指出可控制延迟线16是数字的还是模拟的延迟线。此外，没有指出延迟控制器38的细节。图2-6提供具有额外细节的实施方案。
在图2-10中，时钟输入信号和时钟输出信号之间期望的相位差可以是零度，或者一些诸如90或180度的其他量。可以存在延迟线的各个抽头，所述各个抽头提供相对输入信号具有不同相位关系的信号。
在图3中，芯片50包括可控制模拟延迟线54，所述可控制模拟延迟线54延迟从接收器14接收到的时钟输入信号，以提供时钟输出信号。时钟输入信号和时钟输出信号的相位由相位检测器20进行比较。来自相位检测器20的相位差指示信号被传递通过驱动器26和接收器34到芯片52中的延迟控制器60的电荷泵56。延迟控制器60还包括低通(LP)滤波器58。电荷泵56提供电荷泵信号给滤波器58。电荷泵信号的电压与相位检测器20检测到的相位差有关。已滤波的电荷泵信号是延迟控制信号，所述延迟控制信号由驱动器62传递到芯片接口40、接收器64和模拟延迟线54。
在图4中，芯片70包括可控制数字延迟线78，所述可控制数字延迟线78延迟从接收器14接收到的时钟输入信号，以提供时钟输出信号。时钟输入信号和时钟输出信号的相位由相位检测器20进行比较。来自相位检测器20的相位差指示信号被传递通过驱动器26和接收器34到数字信号处理器(DSP)滤波器74。DSP滤波器74提供信号给驱动器80，所述信号与相位检测器20检测到的相位差有关。来自DSP滤波器74的信号从驱动器80被提供给接收器82和有限状态机(FSM)76。DSP滤波器74和FSM 76可以被认为是延迟控制器的两个部分。FSM 76提供延迟控制信号给数字延迟线78。FSM 76基于来自DSP滤波器74的信号确定延迟量。驱动器26和80以及接收器34和82是可选的。
图5与图4类似，除了在图5中芯片90和92之间示出的互连(在驱动器94和106与接收器96和104之间)是双向的，而在图4中芯片70和72之间示出的两个互连(驱动器26和接收器34之间的一个互连，以及驱动器80和接收器82之间的另一互连)是单向的。被示为具有双向互连的系统可以被修改成用单向信令(signaling)代替所述双向互连。被示为具有单向互连的系统可以被修改成用双向互连代替所述单向互连。双向信令可以是顺序信令或同时信令。双向和单向信令可以遵循现有技术或者非现有技术的技术。
以下是现有技术方式，其中同时双向信令可以以所述现有技术方式来实现。参照图5，通过驱动器94驱动特定信号并且接收器96监控互连98上的电压，可以产生同时双向信号。接收器96可以从互连98上的电压减去流出(outgoing)信号的电压，以接收流入(incoming)信号。接收器96可以通过使用一对可选择的参考电压来进行所述外向部分的减去(outbound subtraction)。输出信号的状态被用来选择合适的参考电压，实现从出现在导体98上的信号减去外向信号的操作。参考电压改变的时序应该是像这样的，即匹配来自发射器94的输出。以下的表1示出关于同时双向信令的实施例，其中Vcc是用于芯片90和92的发射器和接收器的电源电压，并且其中逻辑高电压接近Vcc而逻辑低电压接近Vss(地)。这可以是全电压波动或低电压波动。
表1(同时双向信令的实施例)图6的系统与图5的类似，除了在图4中可控制延迟线78和相位检测器20在同一芯片(芯片90)中，而在图6中可控制数字延迟线78和相位检测器20在不同的芯片(芯片120和122)中。图6包括可选的驱动器126和接收器128，以允许时钟输出信号被传递到相位检测器20。在图6中，被传递通过驱动器94和接收器104的信号是被提供给相位检测20的时钟输入信号。(诸如图2和3的那些系统的其他系统可以被修改，以使相位检测器处于与延迟线不同的芯片中。)图2-10的部件不是新的，但是就发明者所知，如在图2-10中示出的，将它们分布在多个芯片之中是新的。
就芯片30、32、50、52、70、72、90、92、120和122的用途以及用来制造它们的技术两方面来说，所述芯片可以是各种类型芯片中的任何类型。。作为实施例，芯片20、50、70、90和120可以是诸如DRAM(动态随机访问存储器)芯片的存储器芯片，并且芯片32、52、72、92和122可以是存储器控制器、缓冲器、另一存储器芯片或者某种其他类型的芯片。
图7图示其中芯片30A和30B被耦合到芯片132的系统。尽管在图7中未被示出，芯片30A和30B各自具有与芯片30中相似的可控制延迟线、相位检测器、接收器和驱动器。此外，图7图示芯片30A和30B分别具有存储器核心(core)134A和134B，并且是存储器芯片(例如DRAM芯片)的实施例。芯片132与图2的芯片32相似，除了存在两个与图2的延迟控制器38相似的延迟控制器(38A和38B)，以及对应的驱动器42A和42B与接收器34A和34B。
图8图示其中芯片30A和30B被耦合到芯片142的系统。尽管在图8中未被示出，芯片30A和30B各自具有与芯片30中相似的可控制延迟线、相位检测器、接收器和驱动器。此外，图7图示芯片30A和30B分别具有存储器核心134A和134B，并且是存储器芯片(例如DRAM芯片)的实施例。芯片142与图2的芯片32相似，除了延迟控制器144从芯片30A和芯片30B两者中的相位检测器接收信号。注意虽然图7和8示出单向信令的实施例，但是它们可以使用双向信令。
在图7中，延迟控制器38A确定要提供给芯片30A的延迟控制信号，所述确定操作独立于延迟控制器38B确定要提供给芯片30B的延迟控制信号的操作。相比之下，在图8中，对于驱动器42A和42B两者来说，由延迟控制器144提供的延迟控制信号是相同的，并且是例如响应于来自接收器34A和34B的信号的均值。在图7中，延迟控制器38A和38B可以共享某些电路，但是仍然独立地计算。
图9图示具有存储器控制器146的存储器系统，所述存储器控制器146被耦合到存储器模块152上的缓冲器148。存储器模块152还包括耦合到缓冲器148的存储器芯片30A、30B、30C和30D(例如，DRAM芯片)。在实践中，在存储器模块上可以存在更多存储器芯片。诸如被图示为在芯片32、52、72、92或122中的电路可以被包括在缓冲器148中，而诸如在芯片30、50、70、90或120中的电路可以在存储芯片30A、30B、30C和30D中。缓冲器148中的电路可以与图7或图8的相似。
图10图示对芯片160进行测试的扫描控制器162。信号供应电路172通过驱动器176和接收器28将扫描输入信号(ScanIn)提供给FSM/扫描寄存器(ScanReg)166。响应于该扫描输入信号，FSM/扫描寄存器166提供延迟控制信号给可控制数字延迟线78。相位检测器20比较来自接收器14的时钟输入信号和来自数字延迟线78的时钟输出信号，并且通过驱动器26和接收器178将相位差信号(被称为ScanOut)提供给评估电路174。通过提供差值扫描输入信号并且评估生成的相位差信号，扫描控制器芯片162可以测试芯片160的延迟线78的各方面(aspect)。图2-9的芯片可以被修改成包括与图10类似的扫描能力。
图3-6的芯片还可以被用在与图7-10相似的构造中。
延迟控制信号可以被修改为诸如通过双向信令，或者被反相但仍然被认为是延迟控制信号。
图1-10中的芯片包括除附图中图示的那些以外的电路和互连。可以存在未示出的额外的控制电路，当信号在芯片之间传递时，所述额外的控制电路进行控制。在图2-10中，互连还可以传递在此没有描述的其他信号。在线路上可以存在诸如静电放电电路的额外的电路。在所述附图的芯片之间可以存在各种额外的互连。芯片之间的信令可以是电气、光学或者电磁的形式。输入和输出信号并非必须是时钟信号。所述驱动器和接收器以及其他电路可以是包括电压模式或电流模式的各种类型。延迟控制器可以控制不在环路中的额外的延迟线。
附图的芯片可以在计算机系统中，所述计算机系统包括桌上型计算机系统、服务器计算机系统、移动计算机系统和嵌入式计算机系统。所述芯片还可以在通信系统中，所述通信系统在或不在计算机系统中。
所述信号没有被限制到任何特定类型的信令。所述信号可以是，例如，分组的或者时间复用的。所述互连和信号可以是差分的或单端的。信号可以如以8b/10b编码的方式被编码。
所述驱动器和接收器可以将它们接收的信号反相或者可以不将它们接收的信号反相。
实施方案是发明的实现或者实施例。在说明书中提及“实施方案”、“一个实施方案”、“一些实施方案”或“其他实施方案”意味着结合该实施方案描述的特定特征、结构或特性被包括在本发明的至少一些实施方案，但不一定被包括所有实施方案中。“实施方案”、“一个实施方案”或者“一些实施方案”的各处出现不一定全是指相同的实施方案。
如果说明书表述部件、特征、结构或特性“可以”、“可”、“可能”被包括，则该特定部件、特征、结构或特性不要求被包括。如果说明书或者权利要求书提及“一(“a”或“an”)”元件，则这不意味着只存在一个这样的元件。如果说明书或权利要求书提及“额外的”元件，则这并不排除存在多于一个额外的元件。
本发明不限于在此描述的特定细节。实际上，上面的描述和附图的许多其他变体可以落在本发明的范围内。因此，本发明的范围由包括对本发明的所有修正的所附权利要求书限定。
权利要求
1.一种芯片，包括芯片接口，所述芯片接口接受来自所述芯片外部的延迟控制信号；以及可控制延迟线，所述可控制延迟线响应于所述延迟控制信号来延迟输入信号，以提供相对所述输入信号具有特定相位关系的输出信号。
2.如权利要求1所述的芯片，还包括相位检测器，所述相位检测器接收所述输入和输出信号并提供相位差信号，所述相位差信号指示所述输入信号和所述输出信号之间的相位差。
3.如权利要求1所述的芯片，其中所述可控制延迟线是模拟延迟线。
4.如权利要求1所述的芯片，其中所述芯片是存储器芯片。
5.如权利要求4所述的芯片，其中所述存储器芯片是DRAM芯片。
6.如权利要求1所述的芯片，还包括在所述芯片接口和所述可控制延迟线之间的接收器，所述接收器接收所述延迟控制信号。
7.如权利要求6所述的芯片，其中所述接收器支持同时双向信令，并且在所述接收器中所述延迟控制信号的电压可以改变。
8.一种芯片，包括芯片接口，所述芯片接口接受来自所述芯片外部的信号；状态机，所述状态机响应于来自所述芯片外部的所述信号来提供延迟控制信号；以及可控制延迟线，所述可控制延迟线响应于所述延迟控制信号来延迟输入信号，以提供相对所述输入信号具有特定相位关系的输出信号。
9.如权利要求8所述的芯片，还包括相位检测器，所述相位检测器接收所述输入和输出信号并提供相位差信号，所述相位差信号指示所述输入信号和所述输出信号之间的相位差。
10.如权利要求8所述的芯片，其中来自所述芯片外部的所述信号是已滤波的相位差信号。
11.如权利要求8所述的芯片，其中所述输入和输出信号是时钟信号。
12.如权利要求8所述的芯片，其中所述芯片是存储器芯片。
13.如权利要求8所述的芯片，还包括在所述芯片接口和所述状态机之间的接收器，所述接收器接收来自所述芯片外部的所述信号。
14.如权利要求13所述的芯片，其中所述接收器支持同时双向信令，并且在所述接收器中来自所述芯片外部的所述信号的电压可以改变。
15.如权利要求8所述的芯片，其中所述可控制延迟线是数字延迟线。
16.一种系统，包括第一芯片，所述第一芯片包括芯片接口，所述芯片接口接受来自所述芯片外部的延迟控制信号；以及可控制延迟线，所述可控制延迟线响应于所述延迟控制信号来延迟输入信号，以提供相对所述输入信号具有特定相位关系的输出信号；以及第二芯片，所述第二芯片包括延迟控制器，所述延迟控制器接收指示所述输入和输出信号之间的相位差的信号，并且响应于此，提供所述延迟控制信号。
17.如权利要求16所述的系统，其中所述第一芯片包括相位检测器，所述相位检测器接收所述输入和输出信号并提供相位差信号，所述相位差信号指示所述输入信号和所述输出信号之间的相位差。
18.如权利要求16所述的系统，其中所述可控制延迟线、相位检测器和延迟控制器是延迟锁定环路的部分。
19.如权利要求16所述的系统，其中所述第二芯片包括相位检测器，所述相位检测器接收所述输入和输出信号并提供相位差信号，所述相位差信号指示所述输入信号和所述输出信号之间的相位差。
20.如权利要求16所述的系统，其中所述第一芯片是存储器芯片，并且所述第二芯片包括存储器控制器。
21.如权利要求16所述的系统，还包括存储器模块基底，并且其中所述第一芯片是所述基底上的存储器芯片，并且第二芯片是所述基底上的缓冲器，并且在所述基底上存在与所述第一芯片相似并共享所述第二芯片的所述延迟控制器的其他芯片。
22.如权利要求16所述的系统，其中所述延迟控制器包括电荷泵和低通滤波器。
23.如权利要求16所述的系统，其中所述延迟控制信号之间的信令以单向信令的方式从所述第二芯片被传递到所述第一芯片。
24.如权利要求16所述的系统，其中所述延迟控制信号之间的信令以顺序双向信令的方式从所述第二芯片被传递到所述第一芯片。
25.如权利要求16所述的系统，其中所述延迟控制信号之间的信令以同时双向信令的方式从所述第二芯片被传递到所述第一芯片。
26.一种系统，包括第一芯片，所述第一芯片包括芯片接口，所述芯片接口接收来自所述芯片外部的信号；状态机，所述状态机响应于来自所述芯片外部的所述信号来提供延迟控制信号；以及可控制延迟线，所述可控制延迟线响应于所述延迟控制信号来延迟输入信号，以提供相对所述输入信号具有特定相位关系的输出信号；以及第二芯片，所述第二芯片包括延迟控制器的部分，所述延迟控制器的部分接收指示所述输入和输出信号之间的差值的信号，并且响应于此，提供初始延迟控制信号；并且其中所述延迟控制信号从所述第二芯片被提供到所述第一芯片的所述芯片接口。
27.如权利要求26所述的系统；其中所述第一芯片包括相位检测器，所述相位检测器接收所述输入和输出信号并提供相位差信号，所述相位差信号指示所述输入信号和所述输出信号之间的相位差。
28.如权利要求26所述的系统，其中所述第二芯片包括相位检测器，所述相位检测器接收所述输入和输出信号并提供相位差信号，所述相位差信号指示所述输入信号和所述输出信号之间的相位差。
29.如权利要求26所述的系统，其中所述第二芯片中的所述延迟控制器的部分包括数字信号处理器(DSP)滤波器。
30.如权利要求26所述的系统，其中所述第一芯片是存储器芯片，并且所述第二芯片包括存储器控制器。
31.如权利要求26所述的系统，还包括存储器模块基底，并且其中所述第一芯片是所述基底上的存储器芯片，并且所述第二芯片是所述基底上的缓冲器，并且在所述基底上存在与所述第一芯片相似并共享所述第二芯片的所述延迟控制器的其他芯片。
32.一种系统，包括第一芯片，所述第一芯片包括芯片接口，所述芯片接口接收来自从所述芯片外部的信号；状态机，所述状态机响应于来自所述芯片外部的所述信号来提供延迟控制信号；以及可控制延迟线，所述可控制延迟线响应于所述延迟控制信号来延迟输入信号，以提供相对所述输入信号具有特定相位关系的输出信号；以及第二芯片，所述第二芯片包括信号供应电路，所述信号供应电路提供扫描输入信号给所述第一芯片的所述芯片接口；以及信号评估电路，所述信号评估电路从所述第一芯片接收扫描输出信号，并且从所述扫描输出信号评估所述可控制延迟线。
33.如权利要求32所述的系统，其中所述第一芯片包括相位检测器，所述相位检测器接收所述输入和输出信号并提供相位差信号，所述相位差信号指示所述输入信号和所述输出信号之间的相位差。
34.如权利要求32所述的系统，其中所述第一芯片是存储器芯片，并且所述第二芯片包括存储器控制器。
35.一种系统，包括第一芯片，所述第一芯片包括芯片接口，所述芯片接口接收来自所述芯片外部的延迟控制信号；可控制延迟线，所述可控制延迟线响应于所述延迟控制信号来延迟输入信号，以提供相对所述输入信号具有特定相位关系的输出信号；以及第二芯片，所述第二芯片包括信号供应电路，所述信号供应电路提供扫描输入信号给所述第一芯片的所述芯片接口；以及信号评估电路，所述信号评估电路从所述第一芯片接收扫描输出信号，并且从所述扫描输出信号评估所述可控制延迟线。
36.如权利要求35所述的系统，其中所述第一芯片包括相位检测器，所述相位检测器接收所述输入和输出信号并提供相位差信号，所述相位差信号指示所述输入信号和所述输出信号之间的相位差。
37.如权利要求35所述的系统，其中所述第一芯片是储存器芯片，并且所述第二芯片包括存储器控制器。
全文摘要
一种芯片包括接受来自所述芯片外部的延迟控制信号的芯片接口。所述芯片还包括可控制延迟线，所述可控制延迟线响应于所述延迟控制信号来延迟输入信号，以提供相对所述输入信号具有特定相位关系的输出信号。
文档编号H03L7/08GK1947083SQ200580013216
公开日2007年4月11日 申请日期2005年4月8日 优先权日2004年4月27日
发明者约瑟夫·肯尼迪, 斯蒂芬·穆奈 申请人:英特尔公司