存储器装置及其操作存储器的方法

专利名称：存储器装置及其操作存储器的方法
技术领域：
本发明是有关于一种存储器，且特别是有关于一种存储器装置及其操 作存储器的方法。
背景技术：
非易失性存储器(Non-Volatile Memory)是一种非常受欢迎的存储器， 而广泛地运用在各种电子产品中。非易失性存储器的主要特性为即使其电 源供应被中断，其内所储存的数据也不会消失，故适合用在便携式的电子 产品当中，例如随身碟、照相机、移动电话、MP3播放器等。
请参考图1，图1为非易失性存储器单元10的结构图。非易失性存储 器单元10具有一控制栅极12、 一电荷储存层14、 一第一源极/漏极区16、 一第二源极/漏极区18以及一衬底20。其中，形成在控制栅极12与衬底 20之间的电荷储存层14通常称为浮动栅极(floating gate)。
当程序化非易失性存储器单元10时，会将8~10V的栅极电压Vg施 加在控制栅极12，以导通第一源极/漏极区16与第二源极/漏极区18之间 的通道。同时，将0V的源极电压Vs和4 5V的漏极电压Vd分别施加在 第一源极/漏极区16和第二源极/漏极区18。此时，因第一源极/漏极区16 和第二源极/漏极区18之间的通道已经开启，故会产生从第一源极/漏极区 16流向第二源极/漏极区18的通道电子流Ich。通道电子流Ich的部份热电 子Ij会注入到电荷储存层14，进而改变非易失性存储器单元10的阈值电 压(Threshold Voltage) Vt。因注入的电子会被困在电荷储存层14内，故 当非易失性存储器10的电源被关闭时，非易失性存储器10的数据仍可保 存下来。
然而，随着存储器装置及其存储器单元的尺寸越做越小，存储器单元 之间的击穿电流(Punch-through current)会越来越显著，并影响到存储器 装置于进行程序化操作时的稳定性。为了降低击穿电流，本发明的发明人曾提出多种方法来降低击穿电 流，而其中一种做法则是将多个存储器单元串接在一起，以增加通道的有
效长度。如图2所示，位在衬底150上的两个存储器单元240、 250被串 接在一起，其中存储器单元240为一个欲程序化存储器单元(programming cell) 240，而存储器单元250为一个串接存储器单元(cascaded cell) 250。 这两个存储器单元240、 250分别具有一源极/漏极区130和210，并共享 另一个源极/漏极区220。存储器单元240和250另分别包含电荷储存层231 和232，并共享一控制栅极110。当进行程序化存储器单元240的操作时， 8 10V的栅极电压Vg会被施加在共同的控制栅极110，源极电压Vs和漏 极电压Vd则分别为0V和4~5V，而共享的源极/漏极区220则处于浮接的 状态(其中Vf代表其浮接时的电压)。由于有效通道长度变长，故其击穿 电流会降低。当然，此做法也可以扩充至以串接三个或更多个存储器单元 的方式来实施。请参考图3，图3为本发明发明人所揭露的另一种非易失 性存储器的结构图。其中有三个存储器单元240、 250和310串接在一起， 而源极电压Vs和漏极电压Vd分别施加在源极/漏极区130和210。另外， 有两个源极/漏极区221和222位于源极/漏极区130与源极/漏极区210之 间，故其有效通道长度会更长且击穿电流会更小。
通道电子流Ic会受到存储器单元250的阈值电压大小的影响。也就是 说，较高的存储器单元250的阈值电压会导致较小的电子流Ic:而较低的 存储器单元250的阈值电压会导致较大的电子流Ic。然而，根据克希荷夫 电流定律， 一个节点的流入电流要等于由该节点流出的电流，故存储器单 元240的通道电子流Ip必须等于存储器单元250的通道电子流Ic。如此 一来，通道电子流Ip会连带地受到存储器单元250的阈值电压的影响，进 而导致在程序化存储器单元240时，其程序化的速率会有不一致的情况发 生。详言之，当存储器单元250具有较高的阈值电压时，电子流Ic和Ip 会较小，而导致程序化存储器单元240的速率较慢；相对地，当存储器单 元250具有较低的阈值电压时，电子流Ic和Ip会较大，而导致程序化存 储器单元240的速率较快。这种程序化存储器单元的速率不一致的情形， 会使得存储器在实际的应用时须考虑较复杂的状况，而造成使用上的不 便。请参考图2和图4，图4所示为通道电子流对应于源极/漏极区220的 浮接电压Vf的关系图。在图4中，曲线IcLl为通道电子流Ic对应于浮接 电压Vf的关系曲线；曲线IpL为通道电子流Ip对应于浮接电压Vf的关 系曲线。当Vf上升时，存储器单元250的漏极-源极之间的电压差Vds(即 Vf—Vs)会增加并导致通道电子流Ic增加；而存储器单元240的栅极-源 极之间的电压差Vgs (即Vg—Vf)以及漏极-源极之间的电压差Vds (即 Vd—Vf)都会下降，并导致通道电子流Ip下降。相对地，当Vf下降时， 一方面，存储器单元250的Vds会下降并导致通道电子流Ic下降；但另 一方面，程序化存储器单元240的Vgs和Vds则会上升并导致通道电子流 Ip增加。然而，因为Ic会等于Ip，故源极/漏极区220的浮接电压Vf会 等于曲线IcLl与曲线IpL的交叉点的横坐标，亦即Vf会等于Vfa。
上述情形为存储器单元250具有较低阈值电压Vt的情形，而当存储 器单元250具有较高的阈值电压Vt时，通道电子流Ic会较小，而使得源 极/漏极区220的浮接电压Vf会有所变化。请参照图5，图5绘示存储器 单元250的阈值电压的改变对于浮接电压Vf的影响。如图5所示，当存 储器单元250具有较高的阈值电压Vt时，通道电子流Ic会由Il降至12， 而使得通道电子流Ic所对应的曲线会由原先的曲线IcLl转换为IcL2，并 使得源极/漏极区220的浮接电压Vf由Vfa变成Vfb。
由此可知，存储器单元250的阈值电压Vt的大小会影响电子流Ic和 Ip的大小，而导致存储器单元240的程序化速率不一致。

发明内容
有鉴于此，本发明的主要目的在于提供一种程序化非易失性存储器的 存储器单元的方法，以提高非易失性存储器单元的程序化速率的一致性，
而使得程序化速率的歧异度降低。
本发明提供一种存储器装置，其非易失性存储器单元的程序化速率有 较高的一致性。
本发明提供一种用于程序化一个非易失性存储器的存储器单元的控 制器，用以提高非易失性存储器单元的程序化速率的一致性。
本发明提出一种操作一存储器的方法。所述存储器具有多个存储器单元。每一存储器单元具有一第一源极/漏极区以及一第二源极/漏极区，而
第一源极/漏极区与相邻的一存储器单元共享。所述方法包括导通上述多 个存储器单元的一第一存储器单元的第二源极/漏极区与多个存储器单元
的一第二存储器单元的第二源极/漏极区之间的所有通道；施加一第一电压 至第一存储器单元的第二源极/漏极区并施加一第二电压至第二存储器单 元的第二源极/漏极区，以程序化第一存储器单元；以及施加一电子流至第 一存储器单元的第二源极/漏极区与第二存储器单元的第二源极/漏极区之
间的至少一第一源极/漏极区。
本发明另提出一种存储器装置。所述存储器装置包括一存储器、多条 字线、多条位线以及一控制器。上述存储器具有多个存储器单元。每一存 储器单元具有一第一源极/漏极区以及一第二源极/漏极区，而第一源极/漏
极区与相邻的一存储器单元共享。所述多条字线耦接至上述多个存储器单 元。上述多条位线耦接至上述多个存储器单元。控制器执行至少下列步骤 以程序化上述多个存储器单元的一第一存储器单元通过上述多条字线中 的一对应的字线，导通第一存储器单元的第二源极/漏极区与上述多个存储 器单元的一第二存储器单元的第二源极/漏极区之间的所有通道；通过上述 多条位线中的一第一位线施加一第一电压至第一存储器单元的第二源极/ 漏极区，并通过上述多条位线中的一第二位线施加一第二电压至第二存储 器单元的第二源极/漏极区，以程序化第一存储器单元；以及通过上述多条 字线中的一第三位线，施加一电子流至第一存储器单元的第二源极/漏极区 与第二存储器单元的第二源极/漏极区之间的至少一第一源极/漏极区。
在本发明的一实施例中，上述被施加电子流的第一源极/漏极区为第一 存储器单元和第二存储器单元所共享。
在本发明的一实施例中，上述第一存储器单元的通道内的电子流大于 第二存储器单元的通道内的电子流。
在本发明的一实施例中，上述被施加电子流的第一源极/漏极区为第一 存储器单元和第二存储器单元所共享。
在本发明的一实施例中，上述被施加电子流的第一源极/漏极区属于存 储器的一第三存储器单元，第三存储器单元介于第一存储器单元和第二存 储器单元之间，并耦接于第三位线。在本发明的一实施例中，上述被施加电子流的第一源极/漏极区处于浮 接的状态。
在本发明的一实施例中，上述的存储器装置另包括有至少一冗余字线
(dummy word line)以及一开关。上述开关的一第一电极耦接至冗余字线， 开关的一第二电极耦接至第二位线，而开关的一第三电极耦接至第三位 线。上述施加电子流的步骤包括通过冗余字线，施加一第三电压至开关 的第一电极，以开启开关；以及通过第二位线，施加第二电压至开关的第 二电极，以产生电子流。
在本发明的一实施例中，上述开关设于一列的开关中，而冗余字线耦 接至上述列的开关。
在本发明的一实施例中，上述列中的两个开关直接地耦接至第三位线。
在本发明的一实施例中，上述列中只有一个开关直接地耦接至第三位线。
在本发明的一实施例中，上述冗余字线设置于所有字线的上方或设置 于所有字线的下方。
在本发明的一实施例中，上述冗余字线设置于上述多条字线的两字线 之间。
在本发明的一实施例中，上述存储器装置包括两条上述的冗余字线。 其中，两条冗余字线的一冗余字线被施加第三电压，而另一冗余字线被施 加一第四电压，第四电压小于第三电压。
在本发明的一实施例中，上述施加电子流的步骤包括施加一第三电 压至存储器的一第一开关的一第一电极，以开启第一开关；以及施加一第 四电压至第一开关的一第二电极，以产生上述电子流。其中第一开关的一 第三电极通过第三位线耦接至被施加上述电子流的第一源极/漏极区。
在本发明的一实施例中，上述施加电子流的步骤包括施加一第五电 压至存储器的一第二开关的一第一电极，以开启第二开关并使第一电压被 施加到第一存储器单元的第二源极/漏极区；以及施加一第六电压至存储器 的一第三开关的一第一电极，以开启第三开关并使第二电压被施加到第二 存储器单元的第二源极/漏极区。其中第三电压小于第五电压以及第六电压。
在本发明的一实施例中，当程序化第一存储器单元时，该控制器另施 加一负电压至一衬底，其中上述多个存储器单元形成在上述衬底上。
本发明因为将电子流施加至欲程序化存储器单元的通道中，因此即使 邻近的存储器单元具有较高的阈值电压，仍可提供足够的电子流来程序化 所述的存储器单元，故可以降低存储器单元的程序化速率的歧异度。
本发明还保留降低穿透电流的优点，其透过两个或更多的存储器单元 来作为程序化存储器单元的电子流通道，而有效地降低穿透电流。
为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例， 并配合所附图式，作详细说明如下。


图1为现有是一种非易失性存储器单元的结构图。
图2为本发明发明人所揭露的一种非易失性存储器的结构图。 图3为本发明发明人所揭露的另一种非易失性存储器的结构图。 图4为图2串接存储器单元是通道电子流Ic与欲程序化存储器单元是 通道电子流Ip对应于浮接电压Vf的关系图。
图5用以说明存储器单元是阈值电压的改变对于浮接电压的影响。
图6为本发明一实施例的非易失性存储器装置的结构图。
图7用以说明本发明中所施加的补偿电流对于通道电子流曲线的影响。
图8为本发明的存储器装置的功能方块图。
图9为本发明的第一实施例的非易失性存储器的电路图。
图10为图9的非易失性存储器进行程序化操作时各节点的电压设定表。
图11为图9的非易失性存储器分别在有补偿电子流以及在没有补偿 电子流的情况下所测得的阈值电压变化曲线图。
图12为本发明的第二实施例的非易失性存储器的电路图。
图13为图12的非易失性存储器进行程序化操作时各节点的电压设定表。图14为图12的非易失性存储器分别在有补偿电子流以及在没有补偿
电子流的情况下所测得的阈值电压变化曲线图。
图15为本发明的第三实施例的非易失性存储器的电路图。
图16为图15的非易失性存储器进行程序化操作时各节点的电压设定表。
图17为本发明的第四实施例的非易失性存储器的电路图。
图18为图17的非易失性存储器进行程序化操作时各节点的电压设定表。
图19为图17的非易失性存储器分别在有补偿电子流以及在没有补偿 电子流的情况下所测得的阈值电压变化曲线图。
主要元件符号说明
10:非易失性存储器单元 12:控制栅极
14、 231、 232:电荷储存层 16:第一源极/漏极区
18:第二源极/漏极区
20、 150:衬底130、 140、 210、 220、 221、 222:源极/漏极区
200、 800:存储器装置
240、 250、 310:存储器单元
810:控制器
820:非易失性存储器
1110 1140、 1楊~1440、 191(M940:曲线
1210:低导电性存储器单元
1220:高导电性存储器单元
Vg:控制栅极电压
Vs:源极电压
Vd:漏极电压
Vf:浮接电压Vfa、 Vfb、 Vfc:平衡时的浮接电压值 A、 B、 A'、 B'、 A"、 B":存储器单元 a、 b、 c、 a'、 b'、 c':节点 II、 12、 B:电子流
Ich、 Ip、 Ic、 Ia、 Ib、 Ia'、 Ib'、 Ia"、 Ib":通道电子流
Ij:注入热电子
Id、 ISC:补偿电子流
IpL、 IcL、 IcLl、 IcL2、 IcL3:曲线 DWL、 DWLU、 DWLD:冗余字线 WL、 WL1、 WL2、 WLn:字线 BL1 BL4:位传输线 B1 B8:位线
BLT1 BLT4、 BLB1 BLB4:控制电压 SW1 SW8:开关
具体实施例方式
为了降低存储器单元的程序化速率的歧异度，本发明利用一补偿电子 流Id来补偿程序化存储器单元240时所需的通道电子流Ip。请参考图6， 图6为本发明一实施例的非易失性存储器装置200的结构图。图6中所示 的存储器装置200的结构与图2中所示的存储器装置的结构相似，而两者 主要的差异在于有一补偿电子流Id被施加到存储器单元240、 250所共享 的源极/漏极区220。当进行程序化存储器单元240的操作时，8 10V的栅 极电压Vg会被施加在共同的控制栅极110，源极电压Vs和漏极电压Vd 则分别为OV和4~5V。而补偿电子流Id则来补偿程序化存储器单元240 时所需的通道电子流Ip。
以下以程序化存储器单元240为例，来说明补偿电子流Id的作用。请 参考图7，图7为本发明的一实施例的通道电子流对应于浮接电压Vf的关 系曲线图。曲线IpL是通道电子流Ip对应于浮接电压的关系曲线；曲线 IcLl是存储器单元250具有较低阈值电压Vt时，通道电子流Ic对应于浮 接电压的关系曲线；曲线IcL2是存储器单元250具有较高阈值电压Vt时，通道电子流Ic的关系曲线；曲线IcL3为加入一补偿电子流Id时，通道电
子流IC对应于浮接电压的等效关系曲线。当加入补偿电子流Id时，由于
存储器单元240的通道电子流Ip等于Ic加上Id,所以此时平衡后的浮接 电压Vf会对应于曲线IcL3与曲线IpL交叉处的电压Vfc。其中，电压Vfc 与电压Vfa之间的差异会小于电压Vfb与电压Vfa之间的差异。此外，因 为有补偿电子流Id的存在，故当存储器单元250的阈值电压Vt有所改变 时，依据本发明的程序化存储器单元的方法所产生的通道电子流Ip会较一 致，进而降低存储器单元的程序化速率的歧异度。如图7所示，当注入补 偿电子流Id后，所对应的通道电子流Ip会等于I3，而电子流I1和I3之 间的差距会小于电子流II和12之间的差距。
上述实施例中，虽然是以两个串接的存储器单元240和250的情况来 说明，但本发明并不以此为限，而可用于三个或更多个串接的存储器单元 的情况。举例来说，补偿电子流Id可被注入如图3所示共享的源极/漏极 区221或222，以补偿程序化存储器单元240或250时所需的电子流。除 此之外，上述实施例中，虽然两个存储器单元240和250或三个存储器单 元240、 250和310共享同一个控制栅极，但本发明并不以此为限。例如， 在本发明的另一实施例中，每个存储器单元各具有一个独立而分离的控制 栅极。
请参考图8，图8为本发明的存储器装置800的功能方块图。存储器 装置800包括一控制器810以及一非易失性存储器820。其中控制器810 会依据本发明的方法来程序化非易失性存储器820内的存储器单元。
请参考图9，图9为本发明的第一实施例的非易失性存储器820的电 路图。非易失性存储器820具有多个存储器单元，例如存储器单元A、 B、 A'、 B'。其中每一个存储器单元具有第一源极/漏极区(例如图6中的 源极/漏极区220)以及第二源极/漏极区(例如图6中的源极/漏极区130 或210)，其中第一源极/漏极区与相邻一存储器单元共享。此外，非易失 性存储器820另具有多条位线B1 B8、多条字线WL1 WL2以及至少一 冗余字线(dummy word line) DWL，分别耦接至非易失性存储器820的 存储器单元。位线B1 B8中的每一条位线耦接至非易失性存储器820中 一相对应行的存储器单元，而字线WL1 WL2中的每一条字线耦接至非易失性存储器820中一相对应列的存储器单元。冗余字线DWL可如图所 示位于所有字线WL1 WL2的上方，而在本发明的其它实施例中，冗余 字线DWL可位于所有字线WL1 WL2的下方或是位于非易失性存储器 820的两字线(例如WL1和WL2)之间。此外，非易失性存储器820另 包含多条位传输线BL1 BL4，而每一条位传输线均与多条位线耦接，例 如位传输线BL1耦接至位线Bl和位线B5。非易失性存储器820另包 含多个开关SW1 SW8，而每一个开关均耦接一条位传输线以及一条位 线，并由一控制电压所控制，例如开关SW3耦接位传输线BL1以及位 线B5，并由控制电压BLT3所控制。如图9所示，非易失性存储器820的 位线B1 B8、开关SW1 SW8以及位传输线BL1 BL4是采用对称的方 式来设置。此外，须说明的，本发明中非易失性存储器820的存储器单元 的数目、位线的数目、字线的数目、位传输线的数目以及位线的数目并不 以图示中所绘示的数目为限。
在上述实施例中，每一存储器单元可以储存两个位。如图6所示，存 储器单元240的电荷储存层231的左侧与右侧均分别可以储存一位的数 据。然而，本发明并不以此为限，而可适用于每个存储器单元可存储一个 位或者三个以上的位的存储器装置。此外，在本发明的其它实施例中，非 易失性存储器820冗余字线DWL所连接的存储器单元可用一般的开关元 件(例如NMOS晶体管、PMOS晶体管)取代。
以下即以程序化非易失性存储器820的存储器单元A的左边位 BIT-LA，来说明本发明一实施例中程序化存储器单元的方式。请参考图 10并同时参考图9，图10为图9的非易失性存储器820进行程序化操作 时各节点的电压设定表。当程序化存储器单元A时，相关的节点会被施予 个别的电压，而使存储器单元A、 B、 A'、 B'的通道电子流分别为Ia、 Ib、 Ia'、Ib'。本实施例中，因所欲程序化的位是存储器单元A的左边位BIT-LA， 故必须使电子流从节点b流至节点a。相对地，若欲程序化存储器单元B 的右边位Bit-RB时，则必须使电子流从节点a流至节点b。
如图9所示，存储器单元A和B均耦接至字线WL1，而存储器单元 A和B的上方的存储器单元A'和B'则耦接至冗余字线DWL并排列成一歹ij。 存储器单元A和A'的左侧分别为节点a和a'，而节点a和a'耦接至位线B3，并透过开关SW2接至位传输线BL3。开关SW2由控制电压BLT2所 控制，当控制电压BLT2为高电位时，开关SW2即会被开启，而使得施加 在位传输线BL3的电压可以传送到位线B3。此外，存储器单元B和B' 的右侧分别为节点b和b'，而节点b和b'耦接至位线B5，并透过开关SW3 耦接至位传输线BL1。开关SW3由控制电压BLT3所控制，当控制电压 BLT3为高电位时，开关SW3即会被开启，而使得施加在位传输线BL1 的电压可以传送到位线B5。介于存储器单元A和B之间的节点c与介于 存储器单元A'和B'之间的节点c'都耦接至位线B4，并透过开关SW6耦接 至位传输线BL4。因此，存储器单元A'和B'在节点c'直接地耦接至位线 B4。开关SW6由控制电压BLB2所控制。当程序化存储器单元A或B时， 控制电压BLB2处于低电位，而使得开关SW6关闭，进而使得节点c和 c'处于浮接的状态，也即节点c和c'的电压Vc和Vc'为浮动的电压。
为了程序化存储器单元A的左边位Bit-LA，必须让电子流从右往左 流，以将热电子注入到存储器单元A的电荷储存层的左侧。详如图10的 第一排所示，欲程序化存储器单元A的左边位Bit-LA时，位传输线BL1 和BL3分别给予0V和5V，位传输线BL2和BL4则浮接，而控制开关 SW1、 SW2、 SW3和SW4的控制电压BLT1、 BLT2、 BLT3和BLT4的电 位分别为OV、 IOV、 IOV和OV，以使得幵关SW2和SW3被开启而开关 SW1和SW4被关闭，并使得位线B3和B5的电位分别为5V和0V。 10V 的电压会被施加在字线WL，而使得存储器单元A和B的通道都被开启。 而因元线B3和B5之间有压差，且因开关SW2和SW3被开启，故会有电 子流从节点b流至节点a。同时，冗余字线DWL给予适当的电压，使得 存储器单元A'和B'其中之一的通道得以开启，而另外一个存储器单元的通 道只是轻微开启或是关闭。举例来说，假如存储器单元A'和B'的阈值电压 都是3.5V，而冗余字线DWL被施以予5V的电压。因为存储器单元B'的 栅极与源极之间的压差会等于冗余字线DWL与位线B5之间的压差，存 储器单元B'的栅极与源极之间的压差会等于5V (即5V—0V)。又因为存 储器单元B'的栅极与源极之间的压差大于其阈值电压，故存储器单元B' 的通道会开启。此夕卜，因位线B3的电位为5V，故当Vc'大于1.5V(即5V —3.5V)时，存储器单元A'的通道就关闭，而使得存储器单元B'的通道电子流Ib'大部分会流至节点C。但因为存储器单元B'是开启的且有通道电 子流Ib'流过，故节点C'的电压VC'通常会大于1.5V，而使得存储器单元
A'常处于关闭的状态，故Ib'会远大于Ia'。此外，因(Ia + Ia')会等于(lb 十Ib')，且因Ia'远小于Ib'，故Ia近似于(Ib + Ib')。由此可知，即使在存 储器单元B具有较高的阈值电压而造成电子流Ib减少的情形下，电子流 Ib'仍可作为补偿电子流，而使电子流Ia不至于降低太多。
请参考图11，图11为图9的非易失性存储器820分别在有补偿电子 流以及在没有补偿电子流的情况下所测得的阈值电压变化曲线图。图11 的横轴为施加在欲程序化存储单元的漏极电压Vd，纵轴则为欲程序化存 储器单元的阈值电压变化。图11中共有四条曲线U10、1120、1130和1140。 其中，曲线1110为在没有补偿电子流且相邻的存储器单元具有低阈值电 压的情况下，所测得的欲程序化存储单元的阈值电压变化曲线；曲线1120 为在没有补偿电子流且相邻的存储器单元具有高阈值电压的情况下，所测 得的欲程序化存储单元的阈值电压变化曲线；曲线1130为在有补偿电子 流且相邻的存储器单元具有低阈值电压的情况下，所测得的欲程序化存储 单元的阈值电压变化曲线；而曲线1140则为在有补偿电子流且相邻的存 储器单元具有高阈值电压的情况下，所测得的欲程序化存储单元的阈值电
压变化曲线。至于是否施加补偿电子流至欲程序化存储单元的通道，则可 通过改变冗余字线DWL的电压的方式来予以控制。详言之，当冗余字线 DWL处于高电位时，会产生补偿电流;而当冗余字线DWL处于低电位时， 则不会产生补偿电流。由图可知，曲线1130和1140非常地靠近，相对之 下，曲线1110和1120之间则较疏离。因此，所施加的补偿电流的确可降 低存储器单元的程序化速率的歧异度，而使程序化速率趋于一致。
此外，如图10的电压设定表所示，未被选择的字线的电压除了可为 0V之外，也可为一负电压(-Vg)，而施加负电压至未被选择的字线的目 的在于更进一步地降低非易失性存储器820产生击穿电流或漏电流的机 率。附带说明的，上述所谓未被选择的字线是指除连接至欲程序化存储器 单元的字线以外的字线，例如当程序化存储器单元A时，未连接到存储 器单元A的字线WL2即为未被选择的字线。相对地，连接至欲程序化存 储器单元的字线则可称为被选择的字线，例如当程序化存储器单元A时，连接到存储器单元A的字线WL1即为被选择的字线。此外，施加到衬底
(如图6的衬底150)的电压可为OV或为负值(-Vb;如-lV)，以进一步
地减少击穿电流或增加程序化的速度。
请参照图12与图13，图12为本发明的第二实施例的非易失性存储器 820的电路图，图13为图12的非易失性存储器820进行程序化操作时各 节点的电压设定表。图12中的非易失性存储器820与图9中的非易失性 存储器820相似，而两者之间最主要的不同点在于图12中的非易失性存 储器820具有两条冗余字线DWLU和DWLD。在此实施例中，每一条冗 余字线DWLU或DWLD上相邻的存储器单元为不同导电性的存储器单 元。例如冗余字线DWLU上的奇数的存储器单元为高导电性存储器单 元1220，而偶数的存储器单元则为低导电性存储器单元1210;在另一条 冗余字线DWLD上的奇数的存储器单元为低导电性存储器单元1210，而 偶数的存储器单元为高导电性存储器单元1220。在本实施例中，低导电性 存储器单元1210的导电率性于高导电性存储器单元1220的导电性。此外， 因为阈值电压值越高的存储器单元，其导电性就越低，而阈值电压值越低 的存储器单元，其导电性就越高，故不同导电性的存储器单元可以透过不 同阈值电压值达成。举例来说，在本发明的另一采用图12的非易失性存 储器820的电路架构的实施例当中，低导电性存储器单元1210和高导电 性存储器单元1220是事先透过写入不同的数据来达成。
在程序化过程中，透过施加正偏压值于冗余字线DWLU或DWLD， 使得两存储器单元A'和B"其中的一个存储器单元的通道被开启，而另一 个存储器单元的通道被关闭。举例来说，如果欲程序化的位是存储器单元 B的右边位Bit-RB，则分别施加5V和OV的电压至冗余字线DWLU和 DWLD，以开启存储器单元A'并关闭存储器单元B"。同时，透过位线B5 施加5V的电压至节点b和b'，并透过位线B3施加OV的电压至节点a和 a'，使得电子流从节点a流至节点b。因存储器单元A'被开启而存储器单 元B"被关闭，故流经存储器单元A'通道的电子流Ia'大部分会流到欲程序 化的存储器单元B，而达到补偿电子流的作用。
请参考图14，图14为图12的非易失性存储器820分别在有补偿电子 流以及在没有补偿电子流的情况下所测得的阈值电压变化曲线图。图14中也有四条曲线1410、 1420、 1430和1440。其中，曲线1410为在没有补 偿电子流且相邻的存储器单元具有低阈值电压的情况下，所测得的欲程序 化存储单元的阈值电压变化曲线；曲线1420为在没有补偿电子流且相邻 的存储器单元具有高阈值电压的情况下，所测得的欲程序化存储单元的阈 值电压变化曲线；曲线1430为在有补偿电子流且相邻的存储器单元具有 低阈值电压的情况下，所测得的欲程序化存储单元的阈值电压变化曲线； 而曲线1440则为在有补偿电子流且相邻的存储器单元具有高阈值电压的 情况下，所测得的欲程序化存储单元的阈值电压变化曲线。由图14可知， 曲线1430和1440比较靠近，相对之下，曲线1410和1420之间则较疏离。 请参考图15与图16，图15为本发明的第三实施例的非易失性存储器 820的电路图，图16为图15的非易失性存储器820进行程序化操作时各 节点的电压设定表。图15中的非易失性存储器820与图12中的非易失性 存储器820相似，而两者之间最主要的不同点在于图15以断路来取代图 12中的低导电性存储器单元1210。在本实施例中，当要程序化存储器单 元时，相关节点的偏压设定则与第二实施例的偏压设定相同，如图16和 图13所示。
请参照图17与图18，图17为本发明的第四实施例的非易失性存储器 820的电路图，图18为图17的非易失性存储器820进行程序化操作时各 节点的电压设定表。与上述各实施例不同的，在此实施例中，非易失性存 储器820并没有冗余字线，并且是透过一个并联线路来提供补偿电子流。 举例来说，如果欲程序化的位是存储器单元A的左边位Bit-LA，则相对 应的字线WL给予10V以开启存储器单元A和B，其余的字线(如字 线WLl禾tlWLn)则给予OV。同时，透过位线B3给予5V电压至节点a， 且透过位线B5给予OV电压至节点b，以使电子流从节点b流至节点a。 此时，位传输线BL4也是0V，而开关SW6的通道则是透过控制电压BLB2 轻微地导通，使一个补偿电子流Isc从位传输线BL4流经开关SW6至位 线B4和节点c，再流至存储器单元A。
值得注意的是，控制电压BLB2为2V，其明显地小于控制电压BLT2 和BLT3的IOV，因此开关SW6的通道的导通程度会较开关SW2和SW3 的通道的导通程度低。因开关SW2和SW3的低电阻的缘故，位线B3和B5的电压会大致等于位传输线BL3和BL1的电压(即5V禾口 0V)。此外， 因轻微导通的开关SW6具有高电阻，故位线B4的电压和位传输线BL4 的电压会不同。因位传输线BL4的电压为0V，故位线B4的电压会高于 位传输线BL4的电压而小于位传输线BL3的电压。换言之，位线B4的节 点c的电压会大于0V而小于5V，而导致电子流Isc从位传输线BL4经过 开关SW6、位线B4和节点c而流到存储器单元A。
图19为图17的非易失性存储器820分别在有补偿电子流以及在没有 补偿电子流的情况下所测得的阈值电压变化曲线图。图19中也有四条曲 线1910、 1920、 1930和1940。其中，曲线1910为在控制电压BLB2为 OV且相邻的存储器单元具有低阈值电压的情况下，所测得的欲程序化存 储单元的阈值电压变化曲线；曲线1920为在控制电压BLB2为OV且相邻 的存储器单元具有高阈值电压的情况下，所测得的欲程序化存储单元的阈 值电压变化曲线；曲线1930为在控制电压BLB2为2V且相邻的存储器单 元具有低阈值电压的情况下，所测得的欲程序化存储单元的阈值电压变化 曲线；而曲线1940则为在控制电压BLB2为2V且相邻的存储器单元具有 高阈值电压的情况下，所测得的欲程序化存储单元的阈值电压变化曲线。 由图14可知，曲线1930和1940比较靠近，相对之下，曲线1910和1920 之间则较疏离。由此可知，控制电压BLB2的大小会影响存储器单元的程 序化速率，因此通过调整控制电压BLB2至适当的电压，可使得存储器单 元的程序化速率趋于一致。
综上所述，本发明因施加补偿电子流至欲程序化存储器单元的共享源 极/漏极区，因此即使邻近的存储器单元具有较高的阈值电压，仍可提供足 够的电子流来程序化所述的存储器单元，故存储器单元的程序化速率的歧 异度降低。此外，本发明还保留降低穿透电流的优点，其透过两个或更多 的存储器单元来作为程序化存储器单元的电子流通道，而有效降低穿透电流。
虽然本发明己以较佳实施例揭露如上，然其并非用以限定本发明，任 何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当 可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定的范 围为准。
权利要求
1、一种操作一存储器的方法，该存储器具有多个存储器单元，每一存储器单元具有一第一源极/漏极区以及一第二源极/漏极区，而该第一源极/漏极区与相邻的一存储器单元共享，其特征在于，该方法包括导通该多个存储器单元的一第一存储器单元的第二源极/漏极区与多个存储器单元的一第二存储器单元的第二源极/漏极区之间的所有通道；施加一第一电压至该第一存储器单元的第二源极/漏极区并施加一第二电压至该第二存储器单元的第二源极/漏极区，以程序化该第一存储器单元；以及施加一电子流至该第一存储器单元的第二源极/漏极区与该第二存储器单元的第二源极/漏极区之间的至少一第一源极/漏极区。
2、 根据权利要求1所述的方法，其特征在于，该第一存储器单元的 通道内的电子流大于该第二存储器单元的通道内的电子流。
3、 根据权利要求1所述的方法，其特征在于，被施加该电子流的该 第一源极/漏极区为该第一存储器单元和该第二存储器单元所共享。
4、 根据权利要求1所述的方法，其特征在于，被施加该电子流的该 第一源极/漏极区属于该多个存储器单元的一第三存储器单元，该第三存储 器单元介于该第一存储器单元和该第二存储器单元之间。
5、 根据权利要求1所述的方法，其特征在于，被施加该电子流的该 第一源极/漏极区处于浮接的状态。
6、 根据权利要求1所述的方法，其特征在于，施加该电子流包括 施加一第三电压至该存储器的一开关的一第一电极，以开启该开关；以及施加该第二电压至该开关的一第二电极，以产生该电子流； 其中该开关的第二电极通过一第一位线耦接至该第二存储器单元的 第二源极/漏极区，该开关的一第三电极通过一第二位线耦接至该第二存储 器单元的第一源极/漏极区，而该电子流是经由该第二位线施加至该第一存 储器单元与该第二存储器单元之间的第一源极/漏极区。
7、 根据权利要求1所述的方法，其特征在于，施加该电子流包括施加一第三电压至该存储器的一第一开关的一第一电极，以开启该第一开关；以及施加一第四电压至该第一开关的一第二电极，以产生该电子流； 其中该第一开关的一第三电极通过一位线耦接至被施加该电子流的 该第一源极/漏极区。
8、 根据权利要求7所述的方法，其特征在于，施加该电子流包括 施加一第五电压至该存储器的一第二开关的一第一电极，以开启该第二开关并使该第一电压被施加到该第一存储器单元的第二源极/漏极区；以 及施加一第六电压至该存储器的一第三开关的一第一电极，以开启该第 三开关并使该第二电压被施加到该第二存储器单元的第二源极/漏极区； 其中该第三电压小于该第五电压以及该第六电压。
9、 根据权利要求1所述的方法，其特征在于，当程序化该第一存储 器单元时， 一负电压施加至一衬底，而该多个存储器单元形成在该衬底上。
10、 一种存储器装置，其特征在于，包括一存储器，该存储器具有多个存储器单元，而每一存储器单元具有一 第一源极/漏极区以及一第二源极/漏极区，而该第一源极/漏极区与相邻的一存储器单元共享；多条字线，耦接至该多个存储器单元； 多条位线，耦接至该多个存储器单元；以及一控制器，该控制器执行至少下列步骤以程序化该多个存储器单元的 一第一存储器单元通过该多条字线中的一对应的字线，导通该第一存储器单元的第二源 极/漏极区与该多个存储器单元的一第二存储器单元的第二源极/漏极区之 间的所有通道；通过该多条位线中的一第一位线施加一第一电压至该第一存储器单 元的第二源极/漏极区，并通过该多条位线中的一第二位线施加一第二电压 至该第二存储器单元的第二源极/漏极区，以程序化该第一存储器单元；以 及通过该多条字线中的一第三位线，施加一电子流至该第一存储器单元的第二源极/漏极区与该第二存储器单元的第二源极/漏极区之间的至少一 第一源极/漏极区。
11、 根据权利要求10所述的存储器装置，其特征在于，该第一存储 器单元的通道内的电子流大于该第二存储器单元的通道内的电子流。
12、 根据权利要求10所述的存储器装置，其特征在于，被施加该电 子流的该第一源极/漏极区为该第一存储器单元和该第二存储器单元所共
13、 根据权利要求10所述的存储器装置，其特征在于，被施加该电 子流的该第一源极/漏极区属于该存储器的一第三存储器单元，该第三存储 器单元介于该第一存储器单元和该第二存储器单元之间，并耦接于该第三 位线。
14、 根据权利要求10所述的存储器装置，其特征在于，被施加该电 子流的该第一源极/漏极区处于浮接的状态。
15、 根据权利要求10所述的存储器装置，其另包括有至少一冗余字 线以及一开关，该开关的一第一电极耦接至该冗余字线，该开关的一第二 电极耦接至该第二位线，而该开关的一第三电极耦接至该第三位线，其特 征在于，施加该电子流包括通过该冗余字线，施加一第三电压至该开关的第一电极，以开启该开 关；以及通过该第二位线，施加该第二电压至该开关的第二电极，以产生该电 子流。
16、 根据权利要求15所述的存储器装置，其特征在于，该开关设于 一列的开关中，而该冗余字线耦接至该列的开关。
17、 根据权利要求16所述的存储器装置，其特征在于，该列中的两 个开关直接地耦接至该第三位线。
18、 根据权利要求16所述的存储器装置，其特征在于，该列中只有 一个开关直接地耦接至该第三位线。
19、 根据权利要求15所述的存储器装置，其特征在于，该冗余字线 设置于所有字线的上方或设置于所有字线的下方。
20、 根据权利要求15所述的存储器装置，其特征在于，该冗余字线设置于该多条字线的两字线之间。
21、 根据权利要求15所述的存储器装置，其特征在于，该存储器装 置包括两条该冗余字线，该两条冗余字线的一冗余字线被施加该第三电 压，而另一冗余字线被施加一第四电压，该第四电压小于该第三电压。
22、 根据权利要求10所述的存储器装置，其特征在于，施加该电子流包括施加一第三电压至该存储器的一第一开关的一第一电极，以开启该第 一开关；以及施加一第四电压至该第一开关的一第二电极，以产生该电子流； 其中该第一开关的一第三电极通过该第三位线耦接至被施加该电子 流的该第一源极/漏极区。
23、 根据权利要求22所述的存储器装置，其特征在于，施加该电子 流包括施加一第五电压至该存储器的一第二开关的一第一电极，以开启该第二开关并使该第一电压被施加到该第一存储器单元的第二源极/漏极区；以 及施加一第六电压至该存储器的一第三开关的一第一电极，以开启该第 三开关并使该第二电压被施加到该第二存储器单元的第二源极/漏极区； 其中该第三电压小于该第五电压以及该第六电压。
24、 根据权利要求10所述的存储器装置，其特征在于，当程序化该 第一存储器单元时，该控制器另施加一负电压至一衬底，而该多个存储器 单元形成在该衬底上。
全文摘要
本发明公开了一种存储器装置及其操作存储器的方法。此存储器装置包括多个存储器单元，且每个存储器单元都与相邻的存储器单元共享一个源极/漏极区。此方法施加一电子流至两个存储器单元之间的一个源极/漏极区，使得当欲程序化的存储器单元在其邻近的存储器单元具有高阈值电压时，仍然有足够的电子将所述存储器单元程序化，进而降低存储器单元在被程序化速率上的歧异度。
文档编号G11C16/06GK101430931SQ20081017046
公开日2009年5月13日 申请日期2008年11月6日 优先权日2007年11月6日
发明者欧天凡, 蔡文哲, 黄竣祥 申请人:旺宏电子股份有限公司