专利名称：非易失性存储器及其制造方法
技术领域：
本发明涉及一种存储器及其制造方法，且特别涉及一种非易失性存储器
及其制造方法。
背景技术：
在各种存储器产品中，具有可进行多次数据的存入、读取、抹除等动作， 且存入的数据在断电后也不会消失的优点的非易失性存储器，已成为个人计 算机和电子设备所广泛采用的一种存储器元件。
请参照图1 ，其为已知一种非易失性存储器的剖面示意图。浮置栅极106a 配置于浅沟槽隔离结构(shallow trench isolation ， STI) 102之间的基底100上。 隧穿介电层104配置于浮置栅极106a与基底100之间。栅间介电层108顺 应性地配置于基底100上方。控制栅极110配置于栅间介电层108上，且填 入至相邻的浮置栅极106a之间的间隙(space)112。源极/漏极区(未绘示)则配 置在由隧穿介电层104、浮置栅极106a、栅间介电层108以及控制栅极110 所组成的堆叠栅极结构的两侧的基底100中。
请参照图2，其为已知另一种非易失性存储器的剖面示意图。图2所示 的非易失性存储器与一般的非易失性存储器的差异在于浮置栅极106b。浮置 栅极106b，配置在隧穿介电层104上，且还有一部分配置于浅沟槽隔离结构 102上。
随着集成电路元件朝小型化逐渐发展，存储器的尺寸也随着线宽减少而 缩小，相邻的浮置栅极之间的间隙亦同样会因元件微缩而较为窄化。控制栅 极材料将会无法完全填充于间隙(space)内，而易产生孔隙(如图1与图2的 114所示)，这样的问题则会严重影响存储器的可靠度与元件效能。
为了解决上述的问题，业界提出一种平坦式浮置栅极结构(如图3所示)。 图3所示的非易失性存储器与上述的非易失性存储器的差异在于浮置栅极 106c的表面高度与浅沟槽隔离结构102的表面高度约相同，且利用高介电常 数的介电材料作为栅间介电层108。如此一来，就不会存在有已知相邻浮置栅极之间的间隙产生孔隙的问题。但是，此种非易失性存储器的结构会使得
控制栅极与浮置栅极间的耦合率(coupling ratio)大幅降低。
因此，在目前元件小型化的趋势下，如何在有限的空间中兼顾元件的集 成度及元件可靠度，将是各界研究的重点之一。
发明内容
有鉴于此，本发明的目的就是在提供一种非易失性存储器及其制造方 法，能够增加相邻的浮置栅极之间的间隙以避免后续填入的膜层产生孔隙， 而且不会降低控制栅极与浮置栅极间的耦合率，而可符合现今趋势元件缩小
化的要求。
本发明提出一种非易失性存储器的制造方法。首先，在基底上依序形成 绝缘层、第一导体材料层与研磨终止层。然后，在研磨终止层、第一导体材 料层、绝缘层与部分基底中形成多个沟槽，并将第一导体材料层切割成多个 导体块。之后，形成介电材料层，覆盖研磨终止层且填满沟槽。接着，进行 化学研磨工艺，直至曝露出研磨终止层表面。之后，移除部分介电材料层直 至其表面略高于绝缘层的表面，以形成多个沟槽隔离结构。随后，移除每一 个导体块所曝露出来的部分侧壁，以形成多个浮置栅极。其中，每一个浮置 栅极的宽度自其底部往顶部递减。
依照本发明的实施例所述的非易失性存储器的制造方法，此方法还包 括在浮置栅极与沟槽隔离结构上形成栅间绝缘层，以及形成第二导体材料 层以覆盖栅间绝缘层。其中，栅间绝缘层的材料例如是氧化硅、氧化硅/氮化 硅或氧化硅/氮化硅/氮化硅。
依照本发明的实施例所述的非易失性存储器的制造方法，其中移除每一 个导体块所曝露出来的部分侧壁以形成浮置栅极的方法，例如是利用干式蚀 刻法或湿式々虫刻法。
依照本发明的实施例所述的非易失性存储器的制造方法，上述的研磨终 止层的材料例如是氮化硅或氮氧化硅。
依照本发明的实施例所述的非易失性存储器的制造方法，还包括在上述 的沟槽的形成之前，在研磨终止层上形成硬掩模层，而硬掩模层的材料例如 是非晶碳。在一实施例中，上述的沟槽的形成方法，例如是先在硬掩模层 上形成图案化光致抗蚀剂层。然后，利用图案化光致抗蚀剂层为掩模，蚀刻
6硬掩模层、研磨终止层、第一导体材料层、绝缘层与部分基底，以形成沟槽。 本发明另提出 一种非易失性存储器的制造方法。此方法为先提供基底， 基底具有存储单元区以及外围电路区。然后，在基底上依序形成绝缘层、第 一导体材料层与研磨终止层。之后，在存储单元区的研磨终止层、第一导体
材料层、绝缘层与部分基底中形成多个第一沟槽，并将第一导体材料层切割 成多个导体块。继之，在外围电路区中的研磨终止层、第一导体材料层、绝
缘层与部分基底中，形成多个第二沟槽。接着，形成一介电材料层，覆盖研 磨终止层以及填满第一沟槽与第二沟槽。之后，进行一化学研磨工艺，直至 曝露出研磨终止层表面。然后，移除存储单元区的部分介电材料层直至其表 面略高于绝缘层的表面，以在存储单元区形成多个沟槽隔离结构。继之，移 除每一个导体块所曝露出来的部分侧壁，以形成多个浮置栅极。其中，每一
个浮置栅极的宽度自其底部往顶部递减。
依照本发明的实施例所述的非易失性存储器的制造方法，此方法还包 括，在存储单元区的浮置栅极与沟槽隔离结构上形成栅间绝缘层，以及形成 第二导体材料层以覆盖栅间绝缘层以及外围电路区。
依照本发明的实施例所述的非易失性存储器的制造方法，上述的栅间绝 缘层的材料例如是氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氮化硅。
依照本发明的实施例所述的非易失性存储器的制造方法，上述移除每一 个导体块所曝露出来的部分侧壁以形成浮置栅极的方法，例如是利用干式蚀
刻法或湿式蚀刻法。
依照本发明的实施例所述的非易失性存储器的制造方法，还包括在上述 的第一沟槽的形成之前，在研磨终止层上形成硬掩模层，而硬掩模层的材料
例如是非晶碳。在一实施例中，上述的第一沟槽的形成方法例如是在存储
单元区的硬掩模层上形成图案化光致抗蚀剂层。然后，利用图案化光致抗蚀 剂层为掩模，蚀刻硬掩模层、研磨终止层、第一导体材料层、绝缘层与部分
基底，以形成沟槽。在另一实施例中，上述的第二沟槽的形成方法例如是 在第一沟槽形成之后，形成抗反射层，覆盖硬掩模层且填满沟槽。然后，形 成图案化光致抗蚀剂层，以曝露出外围电路区的部分抗反射层。之后，以图 案化光致抗蚀剂层为掩模，蚀刻抗反射层、硬掩模层、研磨终止层、第一导 体材料层、隧穿介电层与部分基底，以形成第二沟槽。
依照本发明的实施例所述的非易失性存储器的制造方法，上述的研磨终止层的材料例如是氮化硅或氮氧化硅。
本发明又提出一种非易失性存储器，其包括基底、多个浮置栅极、多个 栅极介电层以及多个沟槽隔离结构。其中，这些浮置栅极配置于基底上，且 每一个浮置栅极的宽度自其底部往顶部递减。这些栅极介电层分别配置于每 一个浮置栅极与基底之间。这些沟槽隔离结构分别配置于相邻的两个浮置栅 极之间的基底中，而每一个沟槽隔离结构的表面略高于栅极介电层的表面。
在一实施例中，非易失性存储器还包括栅间绝缘层以及导体材料层。其 中，栅间绝缘层配置在浮置栅极上与沟槽隔离结构上。导体材料层配置在栅 间绝缘层上。上述的栅间绝缘层的材料例如是氧化硅、氧化硅/氮化硅或氧化 硅/氮化硅/氮化硅。
本发明所形成的浮置栅极的宽度会自其底部往顶部递减，故而能够增加 相邻的两个浮置栅极之间的间隙，以避免后续填入的膜层产生孔隙，而影响 整个元件效能。另外，本发明不是使用已知的平坦式浮置栅极结构工艺，因
此不会导致控制栅极与浮置栅极间的耦合率(coupling ratio)降低的问题，而可 符合现今趋势元件缩小化的要求。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优 选实施例，并配合所附图示，作详细i兌明如下。
图1为已知一种非易失性存储器的剖面示意图。 图2为已知另 一种非易失性存储器的剖面示意图。 图3为已知又一种非易失性存储器的剖面示意图。
图4A至图4I为依照本发明实施例所绘示的非易失性存储器的制造方法
的流程剖面示意图。
附图标记说明
100、 400:基底 102:浅沟槽隔离结构 104:隧穿介电层
106a、 106b、 106c、 409:浮置栅极 108、 424: 4册间介电层110:控制栅极
402:存储单元区
404:外围电路区
406:绝缘层
408、426:导体材料层
408a:导体块
410:研磨终止层
412:硬掩模层
413、417:图案化光致抗蚀剂层
414、418:沟槽
416:抗反射层
420:介电材料层
421、423:沟槽隔离结构
428:金属硅化物层
具体实施例方式
以下，将以制造非易失性存储器的流程为例进一步说明本发明，但此例
并非用以限定本发明的范围。图4A至图41为本发明实施例的非易失性存储 器的制造方法的流程剖面示意图。本发明实施例的制造方法是与外围电路区 的工艺进行整合，以形成一种在同 一晶片上同时结合存储单元区与外围电路 区的非易失性存储器，此制造方法亦内含仅具有存储单元区的非易失性存储 器的制造方法。
首先，请参照图4A，提供基底400，基底400例如为硅基底或是其它合 适的半导体基底。基底400具有存储单元区402与外围电路区404。
然后，在基底400上形成绝缘层406，以作为存储单元区402的隧穿介 电层以及外围电路区404的栅介电层104。绝缘层406的材料例如为氧化硅，
接着，在基底400上形成导体材料层408。导体材料层408的材料例如 是掺杂多晶硅。导体材料层408的形成方法，例如是先进行化学气相沉积工 艺来形成一层未掺杂多晶硅层，之后再进行离子注入工艺，以形成之；或者 也可以采用原位(in-situ)注入掺质的方式，进行化学气相沉积工艺，以形成之。
9之后，请继续参照图4A，在导体材料层408上形成研磨终止层410。研 磨终止层410的材料例如是氮化硅、氮氧化硅或其它合适的材料，其形成方 法例如是化学气相沉积法。接着，在研磨终止层410形成之后，可于其上形 成硬掩模层412。硬掩模层412的材料例如是非晶碳(amorphous carbon)或其 它合适的材料，其形成方法例如是化学气相沉积法。
继之，请参照图4B，形成图案化光致抗蚀剂层413,以曝露出存储单元 区402的部分硬掩模层412。然后，采用自行对准的方式，以图案化光致抗 蚀剂层413为掩模，进行蚀刻工艺，以在存储单元区402的硬掩模层412、 研磨终止层410、导体材料层408、绝缘层406与部分基底400中，形成多 个沟槽414。同时，上述的蚀刻工艺亦会切割导体材料层408，而在存储单 元区402的两两相邻的沟槽414之间形成多个导体块408a。
随后，请参照图4C，形成沟槽414之后，移除图案化光致抗蚀剂层413。 接着，形成抗反射层416，以覆盖硬掩模层412且填满沟槽414。之后，在 抗反射层416上形成图案化光致抗蚀剂层417，此图案化光致抗蚀剂层417 曝露出外围电路区404的部分抗反射层416。
然后，请参照图4D，利用图案化光致抗蚀剂层417为掩模，进行蚀刻 工艺，以在外围电路区404的抗反射层416、硬掩模层412、研磨终止层410、 导体材料层408、绝缘层406与部分基底400中，形成多个沟槽418。
之后，请参照图4E，移除图案化光致抗蚀剂层417、抗反射层416以及 硬掩模层412。另外，移除这些膜层的方法为本领域中普通技术人员所熟知， 在此不再赘述。
接着，请参照图4F，在基底400上方形成介电材料层420(如虛线所示)， 覆盖研磨终止层410以及填满这些沟槽414、 418。然后，进行化学研磨工艺， 移除多余的介电材料层420，直至曝露出研磨终止层410表面。此时，外围 电路区404的沟槽418及其内的介电材料层420则作为沟槽隔离结构421 。
之后，请参照图4G，例如形成光致抗蚀剂层(未绘示)，以覆盖外围电路 区404的膜层。然后，以此光致抗蚀剂层为蚀刻掩模，移除存储单元区402 的部分介电材料层420，至介电材料层420的表面略高于绝缘层406的表面， 以在存储单元区402形成多个沟槽隔离结构423。其中，沟槽隔离结构423 例如高于基底400表面约15 nm(dl)，而导体块408a的表面高度例如较基底 400表面高80nm左右。接着，请参照图4H，移除导体块408a所曝露出来的部分侧壁，以形成 多个浮置栅极409。上述，形成浮置栅极409的方法例如是利用干式蚀刻法、 湿式蚀刻法或其它适合的方法，移除导体块408a的部分侧壁，而形成之。 其中，湿式蚀刻法例如是使用APM(NH4OH: H202: &0)溶液，在高温环境 下，进行蚀刻工艺。
值得特别注意的是，所形成的浮置栅极409的底部宽度约等于导体块 408a的宽度，而浮置栅极409的顶部宽度会小于底部宽度，且浮置栅极409 的宽度自其底部往顶部递减。如此一来，相邻的两个浮置栅极409之间的间 隙可较为扩大，进而可避免已知因工艺微缩造成控制栅极材料于此间隙内产 生孔隙的问题。另一方面，本实施例的方法不需使用已知的平坦式浮置栅极 结构工艺，因此并不会造成控制栅极与浮置栅极间的耦合率(coupling ratio) 降j氐的问题。
接着，在形成浮置栅极409之后，还可继续进行后续的栅间介电层、控 制栅极等构件的制造。
请参照图41，例如是利用磷酸(H3P04)溶液作为蚀刻溶液，以移除研磨 终止层410。然后，在存储单元区402的浮置栅极409与沟槽隔离结构423 上形成栅间绝缘层，以作为栅间介电层424 。栅间介电层424的材料例如是 氣化硅/氮化硅/氮化硅。在栅间介电层424的形成方法中，例如先以热氧化 法形成第一层氧化硅层，接着再进行化学气相沉积工艺以在氧化硅层上形成 一层氮化硅层，之后再于氮化硅层上形成第二层氧化硅层。当然，栅间介电 层424的材料也可以是氧化硅、氧化硅/氮化硅或其它的介电材料。
继之，在基底400上方形成导体材料层426，导体材料层426覆盖栅间 介电层424以及外围电路区404的沟槽隔离结构421与导体材料层408。如 上述，导体材料层426作为存储单元区402的控制栅极，以及与外围电路区 404的导体材料层408共同作为元件的栅极结构。同样地，导体材料层426 的材料以及形成方法例如与导体材料层408相同
在一实施例中，还可选择性地在导体材料层426上形成金属硅化物层 428，以降低元件的电阻值。金属硅化物层428的材料例如为硅化鴒、硅化 钛、硅化钴、硅化钽、硅化镍、硅化柏或硅化钯。金属硅化物层428的形成 方法例如是化学气相沉积工艺。
接下来，以图41说明利用上述的方法所形成的本发明的非易失性存储器，其中非易失性存储器的各构件的材料及其形成方法已在上述中做详细说 明，故于此不再赘述。
本实施例的非易失性存储器包括，基底400、浮置栅极409、栅极介电 层(绝缘层406)、沟槽隔离结构423、栅间绝缘层(栅间介电层424)以及导体 材料层426。其中，浮置栅极409配置于基底400上，而浮置栅极409的宽 度自其底部往顶部递减。绝缘层406分别配置于浮置栅极409与基底400之 间。沟槽隔离结构423分别配置于相邻的二浮置栅极409之间的基底400中， 且沟槽隔离结构423的表面略高于绝缘层406的表面。栅间介电层424配置 在浮置栅极409上与沟槽隔离结构423上。导体材料层426配置在栅间介电 层424上。另外，在其它实施例中，还可包括在导体材料层426上配置金属 硅化物层428,以降低元件的电阻值。
综上所述，本发明至少具有下列优点
1. 由于本发明的浮置栅极结构的宽度自其底部往顶部递减，因此可增加 相邻的两个浮置栅极之间的间隙，以避免后续填入的膜层于此间隙内产生孔
I V 。
2. 本发明不会导致控制栅极与浮置栅极间的耦合率降低而影响元件效
力匕
3. 本发明是采用自动对准方式以及关键筒化方法来形成浮置栅极，不仅 步骤简易且可符合现今趋势元件缩小化的要求。
虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何 本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与 润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。
权利要求
1. 一种非易失性存储器的制造方法，包括在基底上依序形成绝缘层、第一导体材料层与研磨终止层；在该研磨终止层、该第一导体材料层、该绝缘层与部分该基底中形成多个沟槽，并将该第一导体材料层切割成多个导体块；形成介电材料层，覆盖该研磨终止层且填满这些沟槽；进行化学研磨工艺，直至曝露出该研磨终止层表面；移除部分该介电材料层直至其表面略高于该绝缘层的表面，以形成多个沟槽隔离结构；以及移除每一这些导体块所曝露出来的部分侧壁，以形成多个浮置栅极，其中每一这些浮置栅极的宽度自其底部往顶部递减。
2. 如权利要求1所述的非易失性存储器的制造方法，还包括 在这些浮置栅极与这些沟槽隔离结构上形成栅间绝缘层；以及 形成第二导体材料层，覆盖该栅间绝缘层。
3. 如权利要求2所述的非易失性存储器的制造方法，其中该栅间绝缘层 的材料包括氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氮化硅。
4. 如权利要求1所述的非易失性存储器的制造方法，其中移除每一这些 导体块所曝露出来的部分侧壁以形成这些浮置栅极的方法，包括利用干式蚀 刻法或湿式^fck刻法。
5. 如权利要求1所述的非易失性存储器的制造方法，其中该研磨终止层 的材料包括氮化硅或氮氧化硅。
6. 如权利要求1所述的非易失性存储器的制造方法，还包括在这些沟槽 的形成之前，在该研磨终止层上形成硬掩模层。
7. 如权利要求6所述的非易失性存储器的制造方法，其中该硬掩模层的 材料包括非晶碳。
8. 如权利要求6所述的非易失性存储器的制造方法，其中这些沟槽的形 成方法包括在该硬掩模层上形成图案化光致抗蚀剂层；以及 利用该图案化光致抗蚀剂层为掩模，蚀刻该硬掩模层、该研磨终止层、 该第一导体材料层、该绝缘层与部分该基底，以形成这些沟槽。
9.一种非易失性存储器的制造方法，包括 提供基底，该基底具有存储单元区以及外围电路区； 在基底上依序形成绝缘层、第一导体材料层与研磨终止层； 在该存储单元区的该研磨终止层、该第一导体材料层、该绝缘层与部分该基底中形成多个第 一沟槽，并将该第 一导体材料层切割成多个导体块； 在该外围电路区中的该研磨终止层、该第一导体材料层、该绝缘层与部分该基底中，形成多个第二沟槽；形成一介电材料层，覆盖该研磨终止层以及填满这些第一沟槽与这些第二沟槽；进行化学研磨工艺，直至曝露出该研磨终止层表面；移除该存储单元区的部分该介电材料层直至其表面略高于该绝缘层的 表面，以在该存储单元区形成多个沟槽隔离结构；以及移除每一这些导体块所曝露出来的部分侧壁，以形成多个浮置栅极，其 中每一这些浮置栅极的宽度自其底部往顶部递减。
10. 如权利要求9所述的非易失性存储器的制造方法，还包括 在该存储单元区的这些浮置柵极与这些沟槽隔离结构上形成栅间绝缘层；以及形成第二导体材料层，覆盖该栅间绝缘层以及该外围电路区。
11. 如权利要求10所述的非易失性存储器的制造方法，其中该栅间绝缘 层的材料包括氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氮化硅。
12. 如权利要求9所述的非易失性存储器的制造方法，其中移除每一这些 导体块所曝露出来的部分侧壁以形成这些浮置栅极的方法，包括利用干式蚀 刻法或湿式蚀刻法。
13. 如权利要求9所述的非易失性存储器的制造方法，还包括在这些第一 沟槽的形成之前，在该研磨终止层上形成硬掩模层。
14. 如权利要求13所述的非易失性存储器的制造方法，其中这些第一沟 槽的形成方法包括在该存储单元区的该硬掩模层上形成图案化光致抗蚀剂层；以及 利用该图案化光致抗蚀剂层为掩模，蚀刻该硬掩模层、该研磨终止层、 该第一导体材料层、该绝缘层与部分该基底，以形成这些沟槽。
15. 如权利要求13所述的非易失性存储器的制造方法，其中这些第二沟槽的形成方法包括在这些第一沟槽形成之后，形成抗反射层，覆盖该硬掩模层且填满这些沟槽；形成图案化光致抗蚀剂层，以曝露出该外围电路区的部分该抗反射层；以及以该图案化光致抗蚀剂层为掩模，蚀刻该抗反射层、该硬掩模层、该研 磨终止层、该第一导体材料层、该隧穿介电层与部分该基底，以形成这些第二沟槽。
16. 如权利要求13所述的非易失性存储器的制造方法，其中该硬掩模层 的材料包括非晶碳。
17. 如权利要求9所述的非易失性存储器的制造方法，其中该研磨终止层 的材料包括氮化硅或氮氧化硅。
18. —种非易失性存储器，包括 基底；多个浮置栅极，配置于该基底上，其中每一这些浮置栅极的宽度自其底 部往顶部递减；多个栅极介电层，分别配置于每一这些浮置栅极与该基底之间；以及 多个沟槽隔离结构，分别配置于相邻的两个浮置栅极之间的该基底中， 其中每一这些沟槽隔离结构的表面略高于该栅极介电层的表面。
19. 如权利要求18所述的非易失性存储器，还包括 栅间绝缘层，配置在这些浮置栅极上与这些沟槽隔离结构上；以及 导体材料层，配置在该栅间绝缘层上。
20. 如权利要求19所述的非易失性存储器，其中该栅间绝缘层的材料包 括氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氮化硅。
全文摘要
本发明公开了一种非易失性存储器的制造方法。首先，在基底上依序形成绝缘层、导体材料层与研磨终止层。然后，在研磨终止层、导体材料层、绝缘层与部分基底中形成多个沟槽，并将导体材料层切割成多个导体块。继之，形成介电材料层，覆盖研磨终止层且填满沟槽。接着，进行化学研磨工艺，直至曝露出研磨终止层表面。之后，移除部分介电材料层，以形成多个沟槽隔离结构。随后，移除每一个导体块所曝露出来的部分侧壁，以形成多个浮置栅极。其中，每一个浮置栅极的宽度自其底部往顶部递减。
文档编号H01L21/02GK101442027SQ20071019363
公开日2009年5月27日 申请日期2007年11月23日 优先权日2007年11月23日
发明者朱建隆, 毕嘉慧, 魏鸿基 申请人:力晶半导体股份有限公司