一种存储器单元和其装置以及制造方法

专利名称：一种存储器单元和其装置以及制造方法
技术领域：
本发明涉及非挥发性存储器装置，且特别是涉及闪存单元(flash memory cells)以及闪存装置的制造。
背景技术：
闪存技术包括在沟道与场效应晶体管(field effect transistor)的 栅极间储存电荷的存储器单元。所储存的电荷会影响晶体管的阈值 (threshold),且可感应由所储存的电荷引起的阈值改变，以表示数 据。
已广泛应用的一种类型的电荷储存存储器单元是被称作浮栅存 储器单元(floating gate memory cell)。在浮栅存储器单元中，导电材 料(如多晶硅)的浮栅形成于隧穿介电质上，且多晶间介电质 (inter-poly dielectric)形成于浮栅上，以将浮栅与存储器单元的字符 线或控制栅极隔离。浮栅的几何形状被设计成可以产生浮栅与沟道之 间的电压的高耦合比(coupling ratio),导致施加在控制栅极上的电压 将使横跨隧穿介电质的电场比横跨多晶间介电质的电场强。举例而 言，使用T形状或U形状来制作浮栅，会导致控制栅极与浮栅之间 的表面积比浮栅与沟道之间的表面积大，且因此导致浮栅与控制栅极 之间的较大电容。尽管此技术已广泛成功，但随着存储器单元的尺寸 以及存储器单元之间的距离縮小，由于相邻浮栅之间的干扰而使浮栅 技术的性能开始降低。
另一类型的存储器单元是在沟道与场效应晶体管的栅极间储存 电荷，其使用介电质电荷捕获结构。在此类型的存储器单元中，介电
质电荷捕获结构是形成在隧穿介电质上，隧穿介电质将介电质电荷捕 获结构与沟道隔离，且顶部介电层形成在电荷捕获结构上，用来将电
荷捕获结构与字符线或栅极隔离。代表性装置被称作硅氧氮氧硅
(Silicon-Oxide-Nitride画Oxide-Silicon) SONOS单元。
在使用介电质电荷捕获结构的存储器单元中，因为设计中不涉及 耦合比设计，所以装置可为平面的。实际上，当无电荷陷入于电荷捕 获结构中时，电场在隧穿介电质以及顶部介电质中是相同的。由于平 面结构以及邻近单元之间的极小耦合，预计使用介电质电荷捕获结构 的存储器单元，在制造过程的最小特征尺寸超过约45纳米时的重要
性超过浮栅存储器单元。
己发现，当最小特征尺寸低于约45纳米时，即使SONOS类型的 存储器单元仍可能遭受性能退化(performance degration)。特别是， 介电质电荷捕获结构中由于边缘场(fringing field)引起的沿沟道宽 度非均匀地注入电荷，导致沿存储器单元的边缘的区域具有一有效低 阈值电压(threshold voltage),而朝向沟道的中心的区域具有一有效 高阈值。沿着边缘之低阈值区域将导致性能退化。
因此，即使在电荷捕获结构中沿着沟道宽度维度存在非均匀的电 荷浓度，仍需要维持沿着沟道宽度维度的更固定的阈值电压。

发明内容
本发明的目的是提供一种非挥发性存储器装置，且特别是提供在 隧穿介电质与介电质电荷捕获结构之间包括导电层的一种非挥发性 存储器装置，此种装置可具有横跨沟道的被捕获电荷的非均匀分布。 导电层横跨沟道较均匀地分布受收集于介电质电荷捕获层中的电荷 影响的电场，且导致沿着沟道宽度维度在导电层下的较固定的阈值电 压(即使在电荷捕获结构中沿着沟道宽度维度(dimension)存在非均 匀的电荷浓度)。
因此，在此描述一个实施例包括一个存储器单元，其包括一个多 层堆叠以及一层顶部导电层。多层堆叠至少包括一层隧穿势垒介电结 构、 一层导电层、 一层电荷捕获结构和一层顶部介电结构。其中，导
电层位于隧穿势垒介电结构上，电荷捕获结构位于导电层上，顶部介 电结构则位于电荷捕获结构上，至于顶部导电层是位于顶部介电结构 上。而隧穿势垒介电结构由于具有大于大约3纳米有效氧化物厚度
(effective oxide thickness) EOT,其中EOT是由根据二氧化硅之介 电常数与材料的介电常数的比所换算的隧穿势垒介电结构的材料的
实际厚度来判定，而具有足以抑制自衬底至电荷捕获层的直接隧穿的 厚度以及介电特性。
在某些实施例中，上述存储器单元是位于一个半导体衬底上，在 这个半导体衬底中有一个源极区域以及一个漏极区域且由一个沟道 区域所分离。位于隧穿势垒介电结构上的导电层，其至少部分地覆盖 上述沟道区域，且较好地完全在通道宽度维度中，且更好地既在沟道 宽度又在沟道长度维度中。通过在沟道区域上以及在隧穿势垒介电结 构上产生等电位表面、分散被捕获在电荷捕获结构中的电荷影响的电 场，导电层可用以抵消电荷捕获结构中的不均匀的电荷分布。
在某些实施例中，隧穿势垒介电结构包括二氧化硅或氮氧化硅。 在某些实施例中，隧穿势垒介电结构包括能带隙工程的(bandgap enigneered)隧穿势垒结构。在某些实施例中，能带隙工程的隧穿势 垒结构包括多个层，其例子包括一层第一二氧化硅层、位于第一二氧 化硅层上的一层氮化硅层，以及位于氮化硅层上的一层第二二氧化硅 层。在此所描述的实施例中，隧穿势垒介电结构具有可忽略的捕捉效 率(trapping efficiency )。
上述导电层可为2至6纳米之间厚度的掺杂多晶硅，或具有足以 用来在沟道区域上分布场的导电率的其它类似的导电材料。此外，通 过绝缘材料将导电材料与装置中的其它导电材料分离。
各种实施例中的电荷捕获结构包括氮化硅、嵌有纳米粒子的介电 质，或包括"高介电系数(high-K)"金属氧化物，例如A1203、 Hf203 等的其它材料。在本发明所描述的存储器单元的某些实施例中，导电 层上的电荷捕获结构包括多个层，其例子包括一层底部介电层，及位 于底部介电层上的一层电荷陷入层。
另外，描述一种包括如上所述而制作的单元的集成电路存储器装置。
一种制造如上所述的存储器单元的方法，包括在半导体衬底的 表面上形成隧穿势垒介电结构、在隧穿势垒介电结构上形成导电层、 在导电层上形成电荷捕获结构、在电荷捕获结构上形成顶部介电结 构、在介电结构上形成顶部导电层，以及通过将杂质注入半导体衬底 中来形成源极区域以及漏极区域，使得通过源极区域与漏极区域由沟 道所分离，且沟道在隧穿势垒介电结构下。
在某些实施例中，制造方法包括在存储器单元之间形成多个介电 材料隔离结构。
在参照下面的附图和实施方式时，可发现本发明的其它形式以及 优点。


图1示出了现有技术中SONOS类型的存储器单元的基本结构；
图2是沿着与非(NAND)阵列组态中与字符线平行的沟道宽度 维度所截取的基本的现有技术SONOS类型存储器单元的横截面图3是类似于图2的结构图，其中降低沟道宽度，使其与底部介 电质、电荷捕获层以及顶部介电质的组合的有效氧化物厚度相当；
图4示出了沿着现有技术存储器单元的沟道宽度维度的不均匀 电荷陷入分布；
图5示出了如图4中所示的不均匀电荷捕获分布会导致存储器单 元的有效阈值电压沿着沟道宽的度维度的分布；
图6示出了遭受不均匀电荷捕获分布的SONOS类型存储器单元 的流经沟道的漏极电流对栅极电压的I - V特性；
图7是根据一实施例说明沿着介电质电荷捕获存储器单元(其在 隧穿势垒介电结构上包括导电层)的通道长度维度所截取的横截面 图8是根据一实施例说明沿着通道宽度维度所截取的存储器单 元(如图7中所示的存储器单元)的阵列的横截面图9示出了横跨具有如图8中所述的导电层的介电质电荷捕获存储器单元的沟道宽度维度的电荷浓度的实例；
图10示出了导电层中的定位以及定位对阈值电压在沟道宽度维 度中的分布可具有的效应；
图11是根据一实施例说明具有遭受不均匀电荷分布的导电层的 介电质电荷捕获存储器单元的漏极电流对栅极电压的i-v特性的仿 真；
图12是根据一实施例说明沿着具有导电层的介电质电荷捕获存 储器单元(其中底部介电结构包括能带隙工程的隧穿势垒结构)的沟
道宽度维度所截取的横截面图13是根据一实施例说明沿着具有导电层的介电质电荷捕获存 储器单元(其中电荷捕获结构包括位于介电层上的电荷捕获层)的沟 道宽度的横截面图14是根据一实施例说明制造存储器阵列(其包括形成于半导 体衬底上的材料的堆叠)的方法中的阶段；
图15是根据一实施例说明制造存储器阵列的方法中的阶段，其 包括刻蚀隔离沟槽，以及沉积介电材料在隔离沟槽中穿过所有层且穿 过所有结构且到达衬底中；
图16是根据一实施例说明制造存储器阵列的方法中的阶段，其 包括去除来自隔离沟槽沉积步骤的过量氧化物、剥离硬掩模层，以及 自顶部导电层去除氧化物；
图17是根据一实施例说明制造存储器阵列的方法中的阶段，其 包括为了字符线的界定而将额外顶部层导电材料形成于图16的结构 的顶部导电层上；
图18是根据一实施例说明制造存储器阵列的方法中的阶段，其 包括刻蚀穿过隧穿势垒介电结构以及位于隧穿势垒介电结构上的所 有层以及所有结构，以形成存储器单元之列，其中沿着所述列配置字 符线。
图19是根据具有电荷捕获存储器单元的阵列以及控制电路的集 成电路的一具体实施例的简图。
具体实施例方式
请参照图l-19对各个实施例提供详细的描述。
图1示出了现有技术SONOS类型的存储器单元的基本结构。所 述单元形成于半导体衬底10上，其中第一掺杂区域11作为源极端子 (terminal),且第二掺杂区域12作为漏极端子。控制栅极13形成在 电荷捕获结构上，电荷捕获结构包括底部隧穿势垒介电质14、介电 质电荷捕获层15，以及顶部介电质16。存储器单元的沟道是衬底10 的在源极端子ll与漏极端子12之间的区域。图1中所示的维度L通 常被称作沟道长度L，这是因为电流沿着沟道的这个维度在源极与漏 极间流动。图1中所示的SONOS类型的存储器单元则通常在NAND 阵列组态中予以组态，在NAND组态中阵列中的行包括串联配置于 接地接点(ground contact)与全域位线接点(global bitline contact) 之间的存储器单元的集合。
图2是沿着NAND阵列组态中与字符线13平行的沟道宽度维度 所截取的基本现有技术SONOS类型存储器单元的横截面图。为了透 视，源极以及漏极端子定位于图2的图式的平面上方以及下方。存储 器单元的个别行由隔离结构所分离，如浅沟槽隔离(shallow trench isolation) STI结构20。以此方式，可将存储器单元的行定位在由浅 沟槽隔离结构20的宽度(其大约是用于制造装置的技术的最小特征 尺寸F)所分离的密集阵列中。同样，沟道宽度W约为如所示的NAND 阵列组态的最小特征尺寸F。在图2中，说明穿过沟道与字符线13 之间的介电层的电场线，其包括在沟道的边缘上的电场线21以及22。 电场线21以及22代表边缘场，其降低电荷捕获层15的边缘处电荷 捕获的效率。在图2中所说明的实施例中，底部介电质14、电荷捕 获层15，以及顶部介电质16 (通常大约20纳米)的组合的EOT显 著小于沟道宽度W，且边缘场效应不会实质上干扰装置的操作。将 EOT定义为等于由二氧化硅的介电常数与层材料的介电常数的比所 换算的介电层的厚度。
已发现当最小特征尺寸低于约45纳米时，即使SONOS类型的存 储器单元亦可能遭受性能退化。举例而言，图3示出了类似于图2的
结构，其中降低沟道宽度W，使其与底部介电质54、电荷捕获层55 以及顶部介电质56的组合的EOT相当。在此实施例中，存储器单元 包括多晶硅字符线53，其中单元的行由STI结构60所隔离。在此实 施例中，代表边缘场的电场线61以及62可对电荷捕获层55的效率 具有实质影响。具体而言，由于边缘场引起的沿着沟道宽度非均匀地 注入电荷至电荷捕获层中可导致沿着沟道的边缘的区域具有有效低 阈值电压，而朝向沟道的中心的区域具有有效高阈值。
图4示出了电荷捕获层中沿着现有技术存储器单元的沟道宽度 维度的不均匀电荷捕获分布。如图4中可见，在沟道左侧上，相较于 接近沟道中间处的浓度，电荷捕获层中的电荷的浓度较低。而且，在 沟道右侧上，相较于接近沟道中间处的浓度，电荷捕获层中的电荷的 浓度较低。图5示出了图4中所示的不均匀电荷捕获分布(uneven charge trapping distribution)会导致存储器单元的有效阈值电压沿着 沟道宽度维度的分布。因此，经程序化至高阈值状态的存储器单元可 仍沿着单元的边缘具有低阈值区域。图6示出了遭受由边缘效应
(fringing effect)导致的不均匀电荷分布的SONOS类型单元的经由 沟道的漏极电流Id对栅极电压的Vg I-V特性。左侧的迹线(trace) 50展示未经程序化的单元的优良I-V特性且为"新近的(fresh)"。随 着程序化进行以及捕获于电荷捕获层中的电荷增加，迹线51、迹线 52以及迹线53说明I-V特性降级(特别在亚阈值区域中)。由于无法 在捕获电荷捕获结构的边缘处收集电荷，亚阈值电流受到牵制，在图 中以虚线椭圆形标示出。
图7是根据一实施例说明沿着介电质电荷捕获存储器单元100
(其在隧穿势垒介电结构105上包括导电层101)的沟道长度维度L 所截取的横截面图。在图7中所说明的实施例中，存储器单元100包 括衬底104，衬底104具有分别作为源极以及漏极的掺杂区域102以 及掺杂区域103，其中掺杂区域102以及掺杂区域103由沟道所分离。 在图7中所说明的实施例中，在衬底104的表面上，位于沟道上的为 隧穿势垒介电结构105，其在此实例中为单介电层。在图7中所说明 的实施例中，存储器单元IOO更包括位于隧穿势垒介电结构105上的导电层101、位于导电层101上的电荷捕获结构106、位于电荷捕获 结构106上的顶部介电结构107，以及位于顶部介电结构107上的顶 部导电层108。在某些实施例中，隧穿势垒结构105可包括二氧化硅 或氮氧化硅。在某些实施例中，隧穿势垒介电结构105包括具有大约 4至6纳米的厚度的二氧化硅。在某些实施例中，电荷捕获结构106 包括氮化硅、嵌有纳米粒子的介电质，或包括"高介电系数(high-K)" 金属氧化物(如A1203、 Hf20s等)的其它材料。在某些实施例中，电 荷捕获结构106包括具有大约5至7纳米的厚度的氮化硅。在某些实 施例中，顶部介电结构107包括二氧化硅，或诸如"high-K"金属氧 化物(如八1203、 Hf203等)的其它介电材料。在某些实施例中，顶部 介电结构107包括具有大约5至9纳米的厚度的二氧化硅。此外， 在某些实施例中，导电层101可包括p型多晶硅、n型多晶硅、其它 经掺杂的半导体材料，或金属(诸如，铝、铜或钨)。在代表性实施 例中，导电层101包括具有约2至6纳米的厚度的掺杂多晶硅。在 较优实施例中，导电层101较薄，使得由相邻单元中的导电层之间的 电场导致的干扰较小，且不会干扰存储器单元的效能，但其厚度足以 有效地形成提供电场分布的层。在某些实施例中，顶部导电层108可 包括p型多晶硅、n型多晶硅、其它经掺杂的半导体材料，或金属(诸 如，铝、铜或钨)。此等实施例中所选择的材料代表容易制造的材料。 许多种其它材料以及组合亦可用于存储器单元层以及其结构。
图8是根据一实施例说明沿着沟道宽度维度所截取的存储器单 元(如图7中所示的存储器单元)的阵列的横截面图。在图8中所说 明的实施例中，存储器单元由沟槽隔离结构110所分离。在图8中所 说明的实施例中，沟道宽度W的尺寸与存储器单元中的隧穿势垒介 电结构105、电荷捕获结构106，以及顶部介电结构107的EOT相当。 导电层101不会影响存储器单元的EOT，因为其为导电层而非介电 质。导电层101的特性之一是其并不会有诱发大的耦合比的设计(如 浮栅存储器单元)。实情为，位于沟道上的导电层101的面积与沟道 的面积的比可实质上等于位于沟道上的顶部导电层108的面积与位 于沟道上的导电层101的面积的比。以此方式，导电层101上方的电
场实质上与导电层101下方的电场相同。即使某些电子被捕获于导电 层101中，在程序化期间施加的大电场亦将即刻将所有电子或大部分
电子扫至电荷捕获层106中。
如图8中所示，边缘场111、 112、 113由导电层101的常数势 (constant potential)终止。因此，电荷捕获结构106中的边缘场效应 得以降低。此外，在电荷的非均匀分布发生于如图8中所示存储器的 存储器单元中的程度上，导电层101的常数势将横跨隧穿势垒介电结 构105均匀地分布电场，且导致阈值电压在沟道中的有效分布在沟道 宽度维度上较均匀。图9示出了横跨介电质电荷捕获存储器单元的沟 道宽度维度的电荷浓度的实例，所述存储器单元具有如图8中所示的 导电层。对于此实例，如图8中所示存储器的存储器单元的电荷浓度 的分布类似于如以上所论述的典型SONOS类型存储器单元的电荷浓 度的分布。图10示出了导电层101对阈值电压VT在沟道宽度维度 中的分布可具有的效应。如图10中所示，导电层101中的定位导致 阈值电压在沟道宽度维度中的均匀分布。因此，即使在电荷捕获结构 106中的电荷的非均匀分布的情况下，存储器单元的效能实质上不会 降级。
图11是根据一实施例说明具有遭受电荷捕获结构中的不均匀电 荷分布的导电层的介电质电荷捕获存储器单元的漏极电流Id对栅极 电压Vg的I-V特性的模拟。左侧的迹线80展示未经程序化的单元的 优良I-V特性且为"新近的"。随着程序化进行以及收集于电荷捕获 结构中的电荷增加，迹线81以及迹线82说明I-V特性不会降级。随 着阈值电压增加，次阈值电流的状态保持一致。
图12是沿着具有导电层的介电质电荷捕获存储器单元的替代实 施例的沟道宽度维度的横截面图。在图12中所示的实施例中，存储 器单元211包括衬底207，衬底207具有沟道以及作为源极以及漏极 的掺杂区域，所述掺杂区域由沟槽隔离结构209、 210而与邻近装置 隔离。在图12中所示的实施例中，在衬底207的表面上，位于沟道 上的为包括能带隙工程的隧穿势垒结构的隧穿势垒介电结构200，能 带隙工程的隧穿势垒结构在此实例中由薄二氧化硅层201、薄氮化硅
层202，以及薄二氧化硅层203组成。在图12中所示的实施例中， 存储器单元211更包括位于隧穿势垒介电结构200上的导电层204、 位于导电层204上的电荷捕获结构205、位于电荷捕获结构205上的 顶部介电结构206，以及位于顶部介电结构206上的顶部导电层208。 在某些实施例中，导电层204可包括p型多晶硅、n型多晶硅、其它 经掺杂的半导体材料，或金属(诸如，铝、铜或钨)。在较优实施例 中，导电层204较薄，使得由相邻单元中的导电层的间的电场导致的 干扰较小，且不会干扰存储器单元的效能，但其厚度足以有效地形成 提供电场分布的层。在某些实施例中，电荷捕获结构205包括氮化硅、 嵌有纳米粒子的介电质，或包括"high-K"金属氧化物(如A1203、 H&03等)的其它材料。在某些实施例中，顶部介电结构206包括二 氧化硅，或诸如"high-K"金属氧化物(如A1203、 Hf203等)的其它 介电材料。在某些实施例中，顶部导电层208可包括p型多晶硅、n 型多晶硅、其它经掺杂的半导体材料，或金属(诸如，铝、铜或钨)。 此等实例实施例中所选择的材料代表容易制造的材料。许多种其它材 料以及组合亦可用于存储器单元层以及结构。可使用会导致空穴隧穿 (holetmmding)的偏压配置来有效地消除具有能带隙工程的隧穿势 垒结构的图12的实施例。
图13是沿着具有导电层251的介电质电荷捕获存储器单元259 的又一替代实施例的沟道宽度维度的横截面。在图13中所示的实施 例中，存储器单元259包括衬底257，衬底257具有沟道以及作为源 极以及漏极的掺杂区域，所述掺杂区域由沟槽隔离结构255、 256与 邻近装置隔离。在图13中所说明的实施例中，在衬底257的表面上， 位于沟道上的为隧穿势垒介电结构250，其在此实例中为具有大于大 约3纳米的EOT的单介电层。在图13中所示的实施例中，存储器单 元259更包括位于隧穿势垒介电结构250上的导电层251;位于导 电层251上的电荷捕获结构，在此实例中，电荷捕获结构包括底部介 电层252,以及位于底部介电层252上的电荷捕获层253、位于电荷 捕获层253上的顶部介电结构254;以及位于顶部介电结构254上的 顶部导电层258。在某些实施例中，隧穿势垒结构250可包括二氧化
硅或氮氧化硅。在某些实施例中，底部介电层252包括二氧化硅。在 某些实施例中，电荷捕获层253包括氮化硅、嵌有纳米粒子的介电质， 或包括"high-K"金属氧化物(如A1203、 H&03等)的其它材料。在 某些实施例中，顶部介电结构254包括二氧化硅，或诸如"high-K" 金属氧化物(如八1203、 Hf203等)的其它介电材料。又，在某些实施 例中，导电层251可包括p型多晶硅、n型多晶硅、其它经掺杂的半 导体材料，或金属(诸如，铝、铜或钨)。在较优实施例中，导电层 251较薄，使得由相邻单元中的导电层的间的电场导致的干扰较小， 且不会干扰存储器单元的效能，但其厚度足以有效地形成提供电场分 布的层。在某些实施例中，顶部导电层258可包括p型多晶硅、n型 多晶硅、其它经掺杂的半导体材料，或金属(诸铝、铜或钨)。在这 些实施例中所选择的材料代表容易制造的材料。也可用多种其它材料 以及组合于顶部介电结构254、隧穿势垒介电结构250，以及底部介 电层252。而介电层252可阻止导电层251与电荷捕获层253的间可 能的导电现象。
而且，可使用各种偏压配置来消除具有导电层以及介电质电荷捕 获结构的本发明所描述的存储器单元。举例而言，可对单元进行偏压， 以通过穿过底部隧穿势垒介电层的Fowler Nordhiem隧穿诱发自电荷 捕获结构的电子解捕获(de-trapping),其中在栅极与沟道之间施加负 电压。在替代实施例中，可应用偏压配置以诱发衬底空穴沟道(特别 在将能带隙工程的隧穿势垒介电质用作隧穿势垒介电结构的图12的 实施例中)。可使用包括自栅极至沟道的正电压的偏压配置通过 Fowler Nordhiem隧穿诱发至电荷捕获结构中的电子注入，或使用其 它偏压配置，来程序化存储器单元。
图14-18说明利用具有如本发明所描述的电荷分布层的介电质电 荷捕获存储器单元来制造NAND闪存阵列的过程流程的实施例。在 图14中说明根据制造过程的一实施例的第一阶段，其中将材料的堆 叠形成于半导体衬底300上。首先，隧穿势垒介电结构301 (在此实 例中其包括隧穿势垒介电层)形成于衬底300的表面上。接着，将导 电层302形成于隧穿势垒介电结构301上。接着，将电荷捕获结构
303 (在此实例中其包括电荷捕获层)形成于导电层302上。接着， 顶部介电结构304 (在此实例中其为顶部介电层)形成于电荷捕获结 构303上。接着，将顶部介电层305形成于顶部介电结构304上。在 图14中所示的实施例中，接着将硬掩模层(hard mask layer) 306形 成于顶部介电层305上。在隧穿势垒介电结构301包括二氧化硅的某 些实施例中，二氧化硅的厚度可在3至6纳米的范围内。在导电层 302包括多晶硅的某些实施例中，多晶硅的厚度可在2至6纳米的范 围内。在电荷捕获结构303包括氮化硅的某些实施例中，氮化硅的厚 度可在4至8纳米的范围内。在顶部介电结构304包括二氧化硅的某 些实施例中，二氧化硅的厚度可在5至9纳米的范围内。在顶部导电 层305包括多晶硅的某些实施例中，多晶硅的厚度可为约50纳米。 在硬掩模层306包括氮化硅的某些实施例中，氮化硅的厚度可为大约 100纳米。对于如以上所描述的图12以及图13的实施例或其它类似 实施例的制作，可变化在制造过程的此第一阶段中所沉积的层。
图15是根据过程的一实施例说明制造过程中的下一阶段。在此 阶段中，可使用光刻刻蚀过程或其它图案界定过程来界定沟槽隔离结 构的位置。接着，根据图案来刻蚀沟槽。刻蚀穿过硬掩模层306、顶 部导电层305、顶部介电结构304、电荷捕获结构303、导电层302、 隧穿势垒介电结构301，且进入衬底300中，以界定用于隔离存储器 单元的列的衬底沟槽。接着，使用例如高密度等离子(high density plasma) HDP化学气相沉积技术，以二氧化硅或其它介电材料填充 间隙，从而导致在沟道之间在硬掩模层的顶部上的帽形结构310、311， 以及延伸至衬底300中的沟槽隔离结构312、 313、 314。在某些实施 例中，沟槽隔离结构延伸至衬底中达大约200纳米。
图16示出了制造过程中的下一阶段。图16中所示的实施例包括 通过例如化学机械抛光(chemical mechanical polish) CMP去除来自 沟槽隔离沉积过程的任何过量氧化物、剥离硬掩模层，以及通过例如 湿式氟化氢溶液(hydrogen fluoride solution)浸泡刻蚀(dip etch)自 顶部导电层305去除氧化物。
图17示出了制造过程中的下一阶段。在此阶段中，为了字符线
的界定将顶部导电层材料的添加层(additional layer) 315形成于图 16的结构上。在某些实施例中，添加层315包括多晶硅或其它导体。 接着，清洗添加层315，从而为光刻步骤或其它图案化步骤做好准备， 以界定阵列的字符线。如图18中所说明，向下刻蚀字元线的图案至 少穿过导电层302，或向下到达衬底300，以形成存储器单元的列。
图18示出了所得结构的一部分，其具有沿着存储器单元的列排 列的第一字符线315a以及第二字符线315b。接着，通过在字符线之 间注入杂质，在字符线的相反侧上界定源极以及漏极区域来形成源极 以及漏极端子，且执行进一步处理(其包括在字符线之间提供介电质 填充以隔离单元中的导电层、金属层图案化等)来完成装置。
如图18中所示而制作的单元的沟道区域在源极区域与漏极区域 (未图标)的间具有由字符线315a的宽度所界定的长度，其通常在 注入过程期间由于杂质的扩散而降低。由STI结构312、 313的间的 间距界定沟道的宽度W。如此处界定的沟道的长度以及宽度产生沟道 的有源区的面积，其小于或等于字符线315a的宽度乘STI结构的间 的间距。
所示的结构中的导电层302实质上为平面的，且在其顶部以及底 部表面上具有接近相等的面积。由在设定STI结构之间的间距以及字 符线的宽度的刻蚀过程界定导电层302的面积。因此，导电层302的
顶部以及底部表面的面积实质上彼此相等，且实质上等于字符线的宽 度与STI结构的间的间距的乘积。同样，由设定STI结构之间的间距
以及字符线的宽度的刻蚀过程界定本实施例中的单元的顶部接点的 面积。因此，作为单元的顶部接点的字符线的底部表面的面积实质上 等于导电层的顶部表面的面积，其由字符线的宽度与STI结构的间的 间距的乘积界定。
自图18中的透视图可发现，以界定小于45纳米的临界特征的过 程所制造的如本发明所述的代表性存储器单元的沟道区域，在源极区 域与漏极区域之间具有小于45纳米的长度，以及与所述长度垂直的 小于45纳米的宽度。
以界定小于30纳米的临界特征的过程所制造的代表性实施例在源极区域与漏极区域的间具有小于30纳米的长度，以及与长度垂直
的小于30纳米的宽度，且其中多层堆叠具有约20纳米或更小的有效 氧化物厚度，且沟道区域具有与长度垂直的小于多层堆叠的有效氧化 物厚度的1.5倍的宽度。
在代表性实施例中，存储器单元的沟道宽度W小于45纳米。存 储器单元的有效氧化物厚度基于电荷捕获结构中的介电层，且在一实
施例中为大约15至25纳米。对于具有此结构的存储器单元，沟道宽 度可小于如隧穿势垒介电质、捕获电荷捕获结构以及顶部介电层的组 合的EOT计算出的存储器单元的有效氧化物厚度的约1.5倍，且更佳 地约等于存储器单元的有效氧化物厚度。可使用光刻胶修整(photo resist trimming)技术、相移光罩法，或其它亚光刻图案化技术来建构 具有低至20纳米或更小以及小于存储器单元之EOT之沟道宽度的实 施例。
在某些实施例中，存储器单元可在NAND阵列中予以组态，其 沟道宽度小于45纳米，且较优为大约多层堆叠的EOT。薄导电层在 隧穿势垒介电结构上，且提供相等电位层，以使电场分布在沟道上均 匀。隧穿势垒介电结构可由二氧化硅层或氮氧化硅层组成。或者，隧 穿势垒可由多层结构组成。在本发明所描述的存储器单元的实施例 中，隧穿势垒介电结构(无论其是单层还是多层结构)的有效氧化物 厚度大于3纳米厚，使得导电层并非隧穿势垒的部分。对于极窄沟道 宽度(W<EOT)的装置维持闸控能力，其提供低于20纳米沟道宽度 的装置定标。
图19为具有电荷捕获存储器单元(其在隧穿势垒介电质与电荷 捕获结构之间具有如以上所描述的导电场分布层)的阵列的集成电路 的简图。集成电路1950包括使用如本发明所描述的使用导电层的非 挥发性存储器单元在半导体衬底上建构的存储器阵列1900。可并联 地、串联地或在虚接地阵列中互连阵列1900的存储器单元。列译码 器1901耦接至沿着存储器阵列1900中的列排列的多个字符线1902。 可在NAND阵列、以及或非(NOR)阵列，或其它类型的阵列结构 中组态如本发明所描述的存储器单元。行译码器1903耦接至沿着存
储器阵列l卯0中的行排列的多个位线1904。在总线1905上，将她 址供应至行译码器1903以及列译码器1901。方块1906中的感应放 大器以及数据输入(data-in)结构经由数据总线1907耦接至行译码 器l卯3。经由数据输入线1911自集成电路1950上的输入/输出埠， 或自集成电路1950内部或外部的其它数据源供应数据至方块1906中 的数据输入结构。经由数据输出(data-out)线1915自方块1906中 的感应放大器供应数据至集成电路1950上的输入/输出端，或至集成 电路1950内部或外部的其它数据目的地。偏压配置状态机1909控制 偏压配置电源电压1908的施加，诸如，针对抹除验证以及程序验证 电压以及用于程序化、抹除以及读取存储器单元的配置，诸如，通过 能带间电流。阵列可在集成电路上与其它模块组合，如处理器、其它 存储器阵列、可编程逻辑、专用逻辑等。
尽管参看以上详述的较优实施例以及实例揭露了本发明，但应理 解，此等实例意欲为说明性而非限制性意义。应理解且了解，本文所 描述的制造步骤以及结构并不涵盖制造整个集成电路的完整过程流 程。可结合此项技术中已知或待开发的各种集成电路制造技术来实践 本发明。预期熟习此项技术者将容易想到修改以及组合，此等修改以 及组合将在本发明的精神以及以下权利要求的范畴内。
以上所述，仅为本发明中的具体实施方式
，但本发明的保护范围并不 局限于此，任何熟悉该技术的人在本发明所揭露的技术范围内，可轻易想 到的变换或替换，都应涵盖在本发明的包含范围之内。因此，本发明的保 护范围应该以权利要求书的保护范围为准。
权利要求
1.一种存储器单元，其特征在于，包括一多层堆叠，包括一隧穿势垒介电结构，具有大于3纳米的有效氧化物厚度的隧穿势垒；一导电层，位于所述隧穿势垒介电结构上；一电荷捕获结构，位于所述导电层上；以及一顶部介电结构，位于所述电荷捕获结构上；以及一顶部导电层，位于所述顶部介电结构上。
2. 如权利要求1所述的存储器单元，其特征在于，所述存储器单 元位于一半导体衬底上，在所述半导体衬底中有一源极区域以及一漏 极区域且由一沟道区域所分离，所述沟道区域具有在所述源极区域与 所述漏极区域之间的一沟道区域长度，以及与所述沟道区域长度垂直 的小于45纳米的一沟道区域宽度。
3. 如权利要求2所述的存储器单元，其特征在于，所述多层堆叠 具有一多层堆叠有效氧化物厚度以及一多层堆叠宽度，且所述多层堆 叠宽度是与在所述源极区域与所述漏极区域之间的所述沟道区域长 度垂直并小于所述多层堆叠有效氧化物厚度的1.5倍。
4. 如权利要求2所述的存储器单元，其特征在于，所述沟道区域 具有一有源区域，所述有源区域具有在所述源极区域与所述漏极区域 之间的一有源区域长度，以及与所述有源区域长度垂直的一有源区域 宽度，且所述导电层具有等于所述沟道区域的所述有源区域的所述有 源区域宽度的一导电层宽度。
5. 如权利要求1所述的存储器单元，其特征在于，所述隧穿势垒 介电结构包括能带隙工程的隧穿势垒结构。
6. 如权利要求1所述的存储器单元，其特征在于，所述导电层包 括具有小于6纳米的厚度的掺杂多晶硅或金属。
7. —种存储器装置，其特征在于，包括一阵列，具有多数个存储器单元； 所述存储器单元包括一隧穿势垒介电结构，具有大于3纳米的一有效氧化物厚度； 一导电层，位于所述隧穿势垒介电结构上；一电荷捕获结构，位于所述导电层上；一顶部介电结构，位于所述电荷捕获结构上；一顶部导电层，位于所述顶部介电结构上； 一列译码器；一行译码器；多个感应放大器；至少一输入端；至少一输出端；多个数据输入结构；以及偏压配置状态机。
8. —种制造存储器单元的方法，其特征在于，包括 在一半导体衬底的一表面上形成具有大于3纳米的一有效氧化物厚度的一隧穿势垒介电结构；在所述隧穿势垒介电结构上形成一导电层； 在所述导电层上形成一电荷捕获结构； 在所述电荷捕获结构上形成一顶部介电结构； 在所述顶部介电结构上形成一顶部导电层；以及 通过在所述半导体衬底的所述表面中注入一杂质来形成一源极 区域以及一漏极区域，使得所述源极区域与所述漏极区域由一沟道区 域所分离，且所述沟道区域在所述隧穿势垒介电结构下。
9. 如权利要求8所述的制造存储器单元的方法，其特征在于，所 述方法包括形成多个所述存储器单元以制造一存储器阵列。
10. 如权利要求8所述的制造存储器单元的方法，其特征在于， 形成所述隧穿势垒介电结构的步骤包括通过形成多个介电层来形成 一能带隙工程的隧穿势垒结构。
11. 一种制造存储器单元的阵列的方法，其特征在于，包括在一半导体衬底的一表面上形成具有大于3纳米的一有效氧化物厚度的一隧穿势垒介电结构；在所述隧穿势垒介电结构上形成一导电层；在所述导电层上形成一电荷捕获结构；在所述电荷捕获结构上形成一顶部介电结构；在所述顶部介电结构上形成一顶部导电层；在所述顶部导电层上形成一硬掩模层；在所述衬底中以及穿过所有层以及所有结构的多个存储器单元 之间形成多个介电材料隔离结构； 剥离所述硬掩模层；通过刻蚀穿过所述隧穿势垒介电结构以及位于所述隧穿势垒介 电结构上的所有层以及所有结构，来形成所述存储器单元的多个列； 以及通过在所述半导体衬底的所述表面中注入一杂质来形成一源极 区域以及一漏极区域，而成对的所述源极区域与所述漏极区域是由一 存储器单元沟道区域所分离，且所述沟道区域在所述隧穿势垒介电结 构下。
12. 如权利要求11所述的制造存储器单元的阵列的方法，其特 征在于，所述方法包括以化学机械抛光去除形成所述介电材料隔离结 构而引起的过量氧化物。
13. 如权利要求11所述的制造存储器单元的阵列的方法，其特 征在于，所述方法包括利用湿式氟化氢溶液浸泡刻蚀，在剥离所述硬 掩模层之后从所述顶部导电层去除氧化物。
全文摘要
本发明为一种存储器单元和其装置以及制造方法，其中的存储器单元包含具有大于3纳米的有效氧化物厚度的隧穿势垒介电结构；位于隧穿势垒介电结构上的导电层；位于导电层上的电荷捕获结构；位于电荷捕获结构上的顶部介电结构；以及位于顶部介电结构上的顶部导电层。
文档编号H01L29/792GK101188251SQ200710192800
公开日2008年5月28日 申请日期2007年11月20日 优先权日2006年11月20日
发明者吕函庭 申请人:旺宏电子股份有限公司